JPH0337869B2 - - Google Patents
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- JPH0337869B2 JPH0337869B2 JP61104660A JP10466086A JPH0337869B2 JP H0337869 B2 JPH0337869 B2 JP H0337869B2 JP 61104660 A JP61104660 A JP 61104660A JP 10466086 A JP10466086 A JP 10466086A JP H0337869 B2 JPH0337869 B2 JP H0337869B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はMIS型半導体記憶装置に関するもので
ある。
ある。
MIS型半導体記憶装置として、負荷用
MISFETと駆動用MISFETとからなるインバー
タを２個一定の態様で接続してなるフリツプフロ
ツプでメモリセルを構成してなるものがある。こ
れは後述するダイナミツク型メモリとの比較のた
めスターテイツク型メモリと称される。
MISFETと駆動用MISFETとからなるインバー
タを２個一定の態様で接続してなるフリツプフロ
ツプでメモリセルを構成してなるものがある。こ
れは後述するダイナミツク型メモリとの比較のた
めスターテイツク型メモリと称される。
ところで、半導体記憶装置では消費電力をでき
るだけ小さくする必要があり、そのためには、そ
の記憶装置を構成するメモリセルの消費電力を小
さくする必要がある。そして、そのためには負荷
用MISFETにおけるチヤンネル導電率β（チヤン
ネル幅Ｗ／チヤンネル長ｌ）を小さくすることが
必要であり、その結果としてチヤンネル長さｌを
長くせざるを得ない。したがつて、負荷用
MISFETのサイズが大きくなり、集積密度が悪
くなるという問題が生じる。
るだけ小さくする必要があり、そのためには、そ
の記憶装置を構成するメモリセルの消費電力を小
さくする必要がある。そして、そのためには負荷
用MISFETにおけるチヤンネル導電率β（チヤン
ネル幅Ｗ／チヤンネル長ｌ）を小さくすることが
必要であり、その結果としてチヤンネル長さｌを
長くせざるを得ない。したがつて、負荷用
MISFETのサイズが大きくなり、集積密度が悪
くなるという問題が生じる。
勿論、ダイナミツクメモリ方式の半導体記憶装
置においては無駄な消費電力が生ぜず、メモリセ
ルの大きさも小さくしてもよいが、リーク電流に
基づき記憶情報が消失するのでリフレツシユを要
し、複雑な回路動作をさせるため複雑な周辺回路
を必要とするので、上記問題の本質的解決となら
ない。
置においては無駄な消費電力が生ぜず、メモリセ
ルの大きさも小さくしてもよいが、リーク電流に
基づき記憶情報が消失するのでリフレツシユを要
し、複雑な回路動作をさせるため複雑な周辺回路
を必要とするので、上記問題の本質的解決となら
ない。
従つて、本発明はスターテイツク型メモリにお
いて、半導体記憶装置の占有面積を増すことなく
消費電力を小さくすることを目的とするものであ
る。
いて、半導体記憶装置の占有面積を増すことなく
消費電力を小さくすることを目的とするものであ
る。
メモリセルの一対の負荷素子として高抵抗多結
晶シリコン層を使用したものが、本願発明者の一
人によつて先に提案され、特開昭50−11644号公
報に示されている。この提案によれば、従来の６
−トランジスタ型のメモリセルに比較すると一対
のトランジスタ負荷が多結晶シリコン層の抵抗に
よつて置き換えられているので負荷素子が占有す
る面積を小さくできるという利点を有し、他方、
従来の４−トランジスタ型のダイナミツク型メモ
ルセルに比較すると情報の再生を行なうためのリ
フレツシユ回路を不必要とさせる利点を有してい
る。しかしながら、この提案はメモリセル内部の
負荷素子自体の改良に向けられてたものの、行列
状に多数配列されるメモリセルに対して電圧を供
給するための電源ラインとメモリセルとの接続レ
イアウトには向けられていない。本発明は、特
に、メモリセル相互に延在する電源ラインからメ
モリセル内部の負荷素子を介して駆動用トランジ
スタに至るレイアウトに関し、上記高抵抗多結晶
シリコン負荷型メモリセルを使用する半導体記憶
装置において、占有面積の低減化を図ろうとする
ものである。
晶シリコン層を使用したものが、本願発明者の一
人によつて先に提案され、特開昭50−11644号公
報に示されている。この提案によれば、従来の６
−トランジスタ型のメモリセルに比較すると一対
のトランジスタ負荷が多結晶シリコン層の抵抗に
よつて置き換えられているので負荷素子が占有す
る面積を小さくできるという利点を有し、他方、
従来の４−トランジスタ型のダイナミツク型メモ
ルセルに比較すると情報の再生を行なうためのリ
フレツシユ回路を不必要とさせる利点を有してい
る。しかしながら、この提案はメモリセル内部の
負荷素子自体の改良に向けられてたものの、行列
状に多数配列されるメモリセルに対して電圧を供
給するための電源ラインとメモリセルとの接続レ
イアウトには向けられていない。本発明は、特
に、メモリセル相互に延在する電源ラインからメ
モリセル内部の負荷素子を介して駆動用トランジ
スタに至るレイアウトに関し、上記高抵抗多結晶
シリコン負荷型メモリセルを使用する半導体記憶
装置において、占有面積の低減化を図ろうとする
ものである。
上記目的を達成するための本発明は、半導体基
板に延在する一対のデイジツトラインと、前記半
導体基板に前記デイジツトラインと直交する方向
に延在するワードラインと、前記デイジツトライ
ンと前記ワードラインとに関連して前記半導体基
板に形成されたメモリセルと、前記メモリセルに
電圧を印加するために、前記半導体基板のメモリ
セル形成領域から他の領域にわたつて前記半導体
基板上に延在する電源ラインとを具備し、前記メ
モリセルは互いに交差結合された一対の駆動用
MISFETと、前記一対の駆動用MISFETのドレ
インと前記一対のデイジツトラインとの間にそれ
ぞれのソース、ドレイン通路が電気的に接続さ
れ、かつそれらのゲートが前記ワードラインに電
気的接続された一対の伝送用MISFETとを有し
て成るMIS型半導体記憶装置において、前記電源
ラインは多結晶シリコン層から成り、前記電源ラ
インと各メモリセルの駆動用MISFETのドレイ
ン領域と電気的接続は多結晶シリコン層を介して
行なわれ、該多結晶シリコン層は前記電源ライン
から分岐して前記駆動用MISFETのドレイン領
域に延在し、前記駆動用MISFETのドレインと
多結晶シリコン層で電気的に接続され、前記電源
ラインから分岐した多結晶シリコン層には前記電
源ラインよりも不純物濃度の低い領域が設けられ
ていることを特徴とする。
板に延在する一対のデイジツトラインと、前記半
導体基板に前記デイジツトラインと直交する方向
に延在するワードラインと、前記デイジツトライ
ンと前記ワードラインとに関連して前記半導体基
板に形成されたメモリセルと、前記メモリセルに
電圧を印加するために、前記半導体基板のメモリ
セル形成領域から他の領域にわたつて前記半導体
基板上に延在する電源ラインとを具備し、前記メ
モリセルは互いに交差結合された一対の駆動用
MISFETと、前記一対の駆動用MISFETのドレ
インと前記一対のデイジツトラインとの間にそれ
ぞれのソース、ドレイン通路が電気的に接続さ
れ、かつそれらのゲートが前記ワードラインに電
気的接続された一対の伝送用MISFETとを有し
て成るMIS型半導体記憶装置において、前記電源
ラインは多結晶シリコン層から成り、前記電源ラ
インと各メモリセルの駆動用MISFETのドレイ
ン領域と電気的接続は多結晶シリコン層を介して
行なわれ、該多結晶シリコン層は前記電源ライン
から分岐して前記駆動用MISFETのドレイン領
域に延在し、前記駆動用MISFETのドレインと
多結晶シリコン層で電気的に接続され、前記電源
ラインから分岐した多結晶シリコン層には前記電
源ラインよりも不純物濃度の低い領域が設けられ
ていることを特徴とする。
かかる本発明の特徴は以下の図面を参照にした
実施例の説明から明らかにされるであろう。
実施例の説明から明らかにされるであろう。
図面はすべて本発明の一実施例に関するもので
ある。
ある。
第１図はメモリセルのレイアウト図である。
一点鎖線で囲まれた部分の外周部には第３図の
８ａで示すパシベーシヨン用SiO2膜が存在する。
破線で示す部分２ａ，２ｂ，２ｃは多結晶シリコ
ン層で、２ａは電源ライン（VDDLine）、２ｂは、
伝送用FETQ3，Q4の一端と、駆動用FETQ1，Q2
のドレインと、駆動用FETQ2，Q1のゲートと、
負荷抵抗R1，R2とを相互接続するライン、２ｃ
はワードライン（Word Line）である。３ａ，
３ｂは負荷用抵抗R1，R2を構成する多結晶シリ
コン層で３ａがR2，３ｂがR1としてそれぞれ作
用する。これは、上記多結晶シリコン層２ａ，２
ｂと一体に形成されているが、それよりも不純物
濃度が低く高比抵抗となつている。また、２点鎖
線で囲まれた部分７ｂ，７ａは駆動用FETQ1，
Q2のシリコンゲート２ｂの一部分と伝送用
FETQ4，Q3の一端部を構成する拡散層（この拡
散層は駆動用MISFETQ2，Q1のドレイン拡散層
でもある）とのコンタクト部分である。また、こ
の部分７ｂ，７ａは、図から明らかのように、駆
動用MISFETQ2，Q1のドレイン拡散層と多結晶
シリコン層の抵抗領域３ａ，３ｂの一端がコンタ
クトしている部分でもある。細い実線で示す部分
４は上記負荷用抵抗R1，R2部分３ｂ，３ａを被
うCVD−SiO2膜である。従つて、上記パシベー
シヨン用SiO2８ａおよび多結晶シリコン層２ａ，
２ｂによつて被覆されない半導体基板領域および
コンタクト部の半導体基板領域（ドツトで示す領
域）と、上記多結晶シリコン層の内、CVD−
SiO2膜で被覆された抵抗R1，R2部分３ａ，３ｂ
以外の部分２ａ，２ｂ，２ｃとには、半導体基板
と逆導電型の不純物が拡散されている。太い実線
で示す部分５ａ，５ｂ，５ｃはアルミニウム電極
配線膜で、５ａがトルーデイジツトライン（ｄ
Line）、５ｂが接地ライン（GND Line）、５ｃ
がバーデイジツトライン（ Line）である。
６ａ，６ｂは伝送用FETQ3，Q4の他端部を構成
する拡散層と電極配線部とのコンタクト部分であ
る。
８ａで示すパシベーシヨン用SiO2膜が存在する。
破線で示す部分２ａ，２ｂ，２ｃは多結晶シリコ
ン層で、２ａは電源ライン（VDDLine）、２ｂは、
伝送用FETQ3，Q4の一端と、駆動用FETQ1，Q2
のドレインと、駆動用FETQ2，Q1のゲートと、
負荷抵抗R1，R2とを相互接続するライン、２ｃ
はワードライン（Word Line）である。３ａ，
３ｂは負荷用抵抗R1，R2を構成する多結晶シリ
コン層で３ａがR2，３ｂがR1としてそれぞれ作
用する。これは、上記多結晶シリコン層２ａ，２
ｂと一体に形成されているが、それよりも不純物
濃度が低く高比抵抗となつている。また、２点鎖
線で囲まれた部分７ｂ，７ａは駆動用FETQ1，
Q2のシリコンゲート２ｂの一部分と伝送用
FETQ4，Q3の一端部を構成する拡散層（この拡
散層は駆動用MISFETQ2，Q1のドレイン拡散層
でもある）とのコンタクト部分である。また、こ
の部分７ｂ，７ａは、図から明らかのように、駆
動用MISFETQ2，Q1のドレイン拡散層と多結晶
シリコン層の抵抗領域３ａ，３ｂの一端がコンタ
クトしている部分でもある。細い実線で示す部分
４は上記負荷用抵抗R1，R2部分３ｂ，３ａを被
うCVD−SiO2膜である。従つて、上記パシベー
シヨン用SiO2８ａおよび多結晶シリコン層２ａ，
２ｂによつて被覆されない半導体基板領域および
コンタクト部の半導体基板領域（ドツトで示す領
域）と、上記多結晶シリコン層の内、CVD−
SiO2膜で被覆された抵抗R1，R2部分３ａ，３ｂ
以外の部分２ａ，２ｂ，２ｃとには、半導体基板
と逆導電型の不純物が拡散されている。太い実線
で示す部分５ａ，５ｂ，５ｃはアルミニウム電極
配線膜で、５ａがトルーデイジツトライン（ｄ
Line）、５ｂが接地ライン（GND Line）、５ｃ
がバーデイジツトライン（ Line）である。
６ａ，６ｂは伝送用FETQ3，Q4の他端部を構成
する拡散層と電極配線部とのコンタクト部分であ
る。
第２図はこのメモリセルの配線図である。
第３図はMISFETと負荷用多結晶シリコン層
部とを示す半導体装置の断面図である。
部とを示す半導体装置の断面図である。
１は拡散層、８ａは半導体表面パシベーシヨン
用SiO2膜、８ｂはゲート絶縁膜、９は半導体基
板である。拡散層１は、上記パシベーシヨン膜８
ａおよび多結晶シリコン層２ａ，２ｂ，２ｃによ
つて被覆されない部分に形成される。
用SiO2膜、８ｂはゲート絶縁膜、９は半導体基
板である。拡散層１は、上記パシベーシヨン膜８
ａおよび多結晶シリコン層２ａ，２ｂ，２ｃによ
つて被覆されない部分に形成される。
また、２ａ，２ｂ，２ｃは低抵抗の多結晶シリ
コン層、３ａは負荷抵抗を構成する高抵抗の多結
晶シリコン層である。
コン層、３ａは負荷抵抗を構成する高抵抗の多結
晶シリコン層である。
上記第１図のレイアウト図から明らかなよう
に、本発明は、電源ライン（VDDライン）は多結
晶シリコン層２ａによつて形成され、メモリセル
の各負荷素子（R1又はR2）は、基板に延在する
電源ライン用多結晶シリコン層２ａから分岐して
延在し、駆動用MISFET（Q1又はQ2）のドレイン
半導体領域に領域７ａ又は７ｂにおいて直接コン
タクトしている多結晶シリコン層の分岐部（３ｂ
又は３ａ）によつて形成されている。そして、電
源ライン２ａとそれら分岐部３ｂ，３ａの多結晶
シリコン層は一体に形成されていることを特徴と
する。すなわち、本発明は電源ライン（VDD）な
らびに電源ラインから分岐して各メモリセルの負
荷素子を介して駆動用MISFETのドレイン半導
体領域に至る回路を一つの多結晶シリコン層によ
つて一体的に形成することを特徴としている。
に、本発明は、電源ライン（VDDライン）は多結
晶シリコン層２ａによつて形成され、メモリセル
の各負荷素子（R1又はR2）は、基板に延在する
電源ライン用多結晶シリコン層２ａから分岐して
延在し、駆動用MISFET（Q1又はQ2）のドレイン
半導体領域に領域７ａ又は７ｂにおいて直接コン
タクトしている多結晶シリコン層の分岐部（３ｂ
又は３ａ）によつて形成されている。そして、電
源ライン２ａとそれら分岐部３ｂ，３ａの多結晶
シリコン層は一体に形成されていることを特徴と
する。すなわち、本発明は電源ライン（VDD）な
らびに電源ラインから分岐して各メモリセルの負
荷素子を介して駆動用MISFETのドレイン半導
体領域に至る回路を一つの多結晶シリコン層によ
つて一体的に形成することを特徴としている。
かかる本発明によれば、以下の第１の理由から
第３の理由により半導体記憶装置全体の占有面積
を著しく減少させることができる。
第３の理由により半導体記憶装置全体の占有面積
を著しく減少させることができる。
すなわち、本発明によれば第１にフリツプフロ
ツプを構成するインバータの負荷手段を低不純物
濃度又は不純物の含まれない高比抵抗の多結晶シ
リコン層で構成するので、負荷手段の占有面積を
小さく、抵抗値を大きくすることができ、メモリ
セルの負荷素子体の占有面積を小さくすることが
できる。
ツプを構成するインバータの負荷手段を低不純物
濃度又は不純物の含まれない高比抵抗の多結晶シ
リコン層で構成するので、負荷手段の占有面積を
小さく、抵抗値を大きくすることができ、メモリ
セルの負荷素子体の占有面積を小さくすることが
できる。
第２に、負荷手段を構成する多結晶シリコン層
と、その負荷手段に電源電圧（VDD）を印加する
ための多結晶シリコン層とを一体に形成すること
ができるので、両者をコンタクトするための特別
の領域が不要となり、そのコンタクト領域の分占
有面積を小さくすることができる。
と、その負荷手段に電源電圧（VDD）を印加する
ための多結晶シリコン層とを一体に形成すること
ができるので、両者をコンタクトするための特別
の領域が不要となり、そのコンタクト領域の分占
有面積を小さくすることができる。
第３に、一対の駆動用FETのドレイン又は一
対の伝送用MISFETのドレインと、メモリセル
負荷素子との間の接続は負荷素子の抵抗領域が形
成される多結晶シリコン層で直接コンタクトされ
るのでこれら回路素子間の相互配線が省略ができ
る。従つて、相互配線としてアルミニウム配線の
ような、異種金属を使用する場合に比べ、相互配
線のためのコンタクト部の形成を少なくすること
ができ、メモリセルの負荷素子と駆動用
MISFETとの間の電気的接続に必要な占有面積
を一層小さくすることができる。
対の伝送用MISFETのドレインと、メモリセル
負荷素子との間の接続は負荷素子の抵抗領域が形
成される多結晶シリコン層で直接コンタクトされ
るのでこれら回路素子間の相互配線が省略ができ
る。従つて、相互配線としてアルミニウム配線の
ような、異種金属を使用する場合に比べ、相互配
線のためのコンタクト部の形成を少なくすること
ができ、メモリセルの負荷素子と駆動用
MISFETとの間の電気的接続に必要な占有面積
を一層小さくすることができる。
本発明によれば、多数のメモリセルに電圧を供
給すべき電源ラインがメモリセルの負荷用多結晶
シリコン層と一体に形成され、かつ、電源ライン
から分岐された多結晶シリコン層もメモリセルの
駆動用トランジスタのドレイン半導体領域又は伝
送用トランジスタの半導体領域に直接コンタクト
しているので、メモリセルに関連して延在する電
源ラインはメモリセルの負荷素子の形成と同一プ
ロセスで形成できる。このことは、半導体記憶装
置の製造技術上、占有面積の縮小化を可能にする
ことのみならず、製造上の不良発生率を著しく減
少でき、特に、大記憶容量の半導体記憶装置の製
造に有利となる。
給すべき電源ラインがメモリセルの負荷用多結晶
シリコン層と一体に形成され、かつ、電源ライン
から分岐された多結晶シリコン層もメモリセルの
駆動用トランジスタのドレイン半導体領域又は伝
送用トランジスタの半導体領域に直接コンタクト
しているので、メモリセルに関連して延在する電
源ラインはメモリセルの負荷素子の形成と同一プ
ロセスで形成できる。このことは、半導体記憶装
置の製造技術上、占有面積の縮小化を可能にする
ことのみならず、製造上の不良発生率を著しく減
少でき、特に、大記憶容量の半導体記憶装置の製
造に有利となる。
なお、記憶情報を保持するためには、負荷手段
を通じてどの程度の電流を供給すればよいかにつ
いて示すのが第４図（室温25℃の場合）と第５図
（70℃の場合）である。これは、２つのセルにお
ける保持電流と印加電圧VDMとの相関図を４つの
サンプルａ，ｂ，ｃ，ｄについて示す。
を通じてどの程度の電流を供給すればよいかにつ
いて示すのが第４図（室温25℃の場合）と第５図
（70℃の場合）である。これは、２つのセルにお
ける保持電流と印加電圧VDMとの相関図を４つの
サンプルａ，ｂ，ｃ，ｄについて示す。
この図からも明らかなように、室温25℃の場
合、もつとも大きな保持電流が必要とするサンプ
ルａにおいても電源電圧VDDが12Vの場合はメモ
リセル当り約５×10-8A、であり、これによつて
情報保持が可能である。したがつて、１メモリセ
ル当りの消費電力は0.6×10-6W（0.6μW）ですむ。
合、もつとも大きな保持電流が必要とするサンプ
ルａにおいても電源電圧VDDが12Vの場合はメモ
リセル当り約５×10-8A、であり、これによつて
情報保持が可能である。したがつて、１メモリセ
ル当りの消費電力は0.6×10-6W（0.6μW）ですむ。
なお、デバイスの温度が高くなると情報保持に
必要な電流は大きくなる。なぜならば、接合を通
じてリークする電流が温度上昇とともに大きくな
るからである。第５図は第４図におけると同じサ
ンプルａ，ｂ，ｃ，ｄについて必要な保持電流を
示すもので、両図を比較すれば上述のことが明ら
かとなる。
必要な電流は大きくなる。なぜならば、接合を通
じてリークする電流が温度上昇とともに大きくな
るからである。第５図は第４図におけると同じサ
ンプルａ，ｂ，ｃ，ｄについて必要な保持電流を
示すもので、両図を比較すれば上述のことが明ら
かとなる。
ところで、温度上昇によつてリーク電流が大き
くなるが、本発明によれば負荷手段として用いた
多結晶シリコン層の比抵抗が温度上昇によつて低
くなるので、リーク電流の増大に伴つて供給電流
が増大し、温度上昇によつて情報保持が不能にな
るというおそれはない。
くなるが、本発明によれば負荷手段として用いた
多結晶シリコン層の比抵抗が温度上昇によつて低
くなるので、リーク電流の増大に伴つて供給電流
が増大し、温度上昇によつて情報保持が不能にな
るというおそれはない。
なお、多結晶シリコン層の負荷手段を構成する
部分の抵抗は例えばイオン打込みによる不純物の
打込量の調節によつて行う。第６図はイオン打込
量と抵抗値R0との相関関係を示す相関図である。
イオン打込量が1013／cm3以下においては1010Ω／
口と抵抗値は略一定の値となり、抵抗値の制御が
容易である。もつとも、保持電流が大きい場合は
抵抗値を下げるためイオン打込量を増大させるこ
とが必要であることはいうまでもない。
部分の抵抗は例えばイオン打込みによる不純物の
打込量の調節によつて行う。第６図はイオン打込
量と抵抗値R0との相関関係を示す相関図である。
イオン打込量が1013／cm3以下においては1010Ω／
口と抵抗値は略一定の値となり、抵抗値の制御が
容易である。もつとも、保持電流が大きい場合は
抵抗値を下げるためイオン打込量を増大させるこ
とが必要であることはいうまでもない。
本発明はスターテイツクのMIS型半導体記憶装
置に広く適用することができる。
置に広く適用することができる。
尚、３ａ，３ｂ部をカバーするための膜は
CVD−SiO2膜にかぎらずSi3N4膜等の絶縁膜でも
よい。
CVD−SiO2膜にかぎらずSi3N4膜等の絶縁膜でも
よい。
第１図は本発明の一実施例に係るMIS型半導体
記憶装置のメモリセルのレイアウト図、第２図は
第１図に示されたメモリセル部の回路図、第３図
はMISFET部と負荷抵抗部を示す断面図、第４
図、第５図はメモリセルにおいて情報保持に必要
な電流と使用電圧との相関図、第６図は多結晶シ
リコンに対する不純物の打込量と抵抗との相関図
である。 １……拡散層、２ａ，ｂ，ｃ……多結晶シリコ
ン層、３ａ，ｂ……負荷用抵抗を構成する多結晶
シリコン層、４……多結晶シリコン層の負荷用抵
抗を構成する部分を被うCVD−SiO2膜、５ａ，
ｂ，ｃ……アルミニウム電極配線膜、６ａ，ｂ…
…拡散層と電極配線とのコンタクト部、７ａ，ｂ
……多結晶シリコン層と拡散層とのコンタクト
部、８ａ，ｂ……SiO2膜、９……半導体基板、
Ｑ……MISFET、Ｒ……抵抗、ｄ，……デー
タ線、VDD……電源電圧、Word……ワード線。
記憶装置のメモリセルのレイアウト図、第２図は
第１図に示されたメモリセル部の回路図、第３図
はMISFET部と負荷抵抗部を示す断面図、第４
図、第５図はメモリセルにおいて情報保持に必要
な電流と使用電圧との相関図、第６図は多結晶シ
リコンに対する不純物の打込量と抵抗との相関図
である。 １……拡散層、２ａ，ｂ，ｃ……多結晶シリコ
ン層、３ａ，ｂ……負荷用抵抗を構成する多結晶
シリコン層、４……多結晶シリコン層の負荷用抵
抗を構成する部分を被うCVD−SiO2膜、５ａ，
ｂ，ｃ……アルミニウム電極配線膜、６ａ，ｂ…
…拡散層と電極配線とのコンタクト部、７ａ，ｂ
……多結晶シリコン層と拡散層とのコンタクト
部、８ａ，ｂ……SiO2膜、９……半導体基板、
Ｑ……MISFET、Ｒ……抵抗、ｄ，……デー
タ線、VDD……電源電圧、Word……ワード線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に延在する一対のデイジツトライ
ンと、前記半導体基板に前記デイジツトラインと
直交する方向に延在するワードラインと、前記デ
イジツトラインと前記ワードラインとに関連して
前記半導体基板に形成されたメモリセルと、前記
メモリセルに電圧を印加するために、前記半導体
基板のメモリセル形成領域から他の領域にわたつ
て前記半導体基板上に延在する電源ラインとを具
備し、前記メモリセルは互いに交差結合された一
対の駆動用MISFETと、前記一対の駆動用
MISFETのドレインと前記一対のデイジツトラ
インとの間にそれぞれのソース、ドレイン通路が
電気的に接続され、かつそれらのゲートが前記ワ
ードラインに電気的接続された一対の伝送用
MISFETとを有して成るMIS型半導体記憶装置
において、前記電源ラインは多結晶シリコン層か
ら成り、前記電源ラインと各メモリセルの駆動用
MISFETのドレイン領域との電気的接続は多結
晶シリコン層を介して行なわれ、該多結晶シリコ
ン層は前記電源ラインから分岐して前記駆動用
MISFETのドレイン領域に延在し、前記駆動用
MISFETのドレインと多結晶シリコン層で電気
的に接続され、前記電源ラインから分岐した多結
晶シリコン層には前記電源ラインよりも不純物濃
度の低い領域が設けられていることを特徴とする
MIS型半導体記憶装置。 ２ 前記電源ラインの多結晶シリコン層部は前記
ワードラインが延在する方向と同じ方向に延在
し、前記多結晶シリコン層の分岐部は前記デイジ
ツトラインが延在する方向と同じ方向に分岐して
いることを特徴とする特許請求の範囲第１項記載
のMIS型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104660A JPS61263154A (ja) | 1986-05-09 | 1986-05-09 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104660A JPS61263154A (ja) | 1986-05-09 | 1986-05-09 | Ｍｉｓ型半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51088159A Division JPS6030107B2 (ja) | 1976-07-26 | 1976-07-26 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263154A JPS61263154A (ja) | 1986-11-21 |
| JPH0337869B2 true JPH0337869B2 (ja) | 1991-06-06 |
Family
ID=14386618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104660A Granted JPS61263154A (ja) | 1986-05-09 | 1986-05-09 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263154A (ja) |
-
1986
- 1986-05-09 JP JP61104660A patent/JPS61263154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263154A (ja) | 1986-11-21 |
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