JPH0339404B2 - - Google Patents
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- Publication number
- JPH0339404B2 JPH0339404B2 JP59039617A JP3961784A JPH0339404B2 JP H0339404 B2 JPH0339404 B2 JP H0339404B2 JP 59039617 A JP59039617 A JP 59039617A JP 3961784 A JP3961784 A JP 3961784A JP H0339404 B2 JPH0339404 B2 JP H0339404B2
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- JP
- Japan
- Prior art keywords
- mos transistors
- mos transistor
- conductivity type
- level
- output
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型MOSトランジスタを使用した
差動アンプの構成に関するものである。
差動アンプの構成に関するものである。
近年、集積回路の大規模化に伴い消費電力の増
大が問題となり、相補型MOSトランジスタ回路
の低消費電力性に注目し、各種集積回路への相補
型MOSトランジスタ回路の適用が進められてい
る。
大が問題となり、相補型MOSトランジスタ回路
の低消費電力性に注目し、各種集積回路への相補
型MOSトランジスタ回路の適用が進められてい
る。
しかし、相補型MOSトランジスタ回路は二種
類のMOSトランジスタ、すなわち、Ｐチヤンネ
ル型およびＮチヤンネル型のMOSトランジスタ
を用いることが必要である。これらの素子は同一
基板上に集積化したとしても各々の特性（閾値電
圧や、電流供給能力など）を決定するパラメータ
の一部が独立であるために、能力比などにおいて
同一チヤンネルのMOSトランジスタのみを用い
たものにくらべてばらつきが大きいなどの欠点が
あり、差動アンプなどの設計の困難さの原因とな
つていた。
類のMOSトランジスタ、すなわち、Ｐチヤンネ
ル型およびＮチヤンネル型のMOSトランジスタ
を用いることが必要である。これらの素子は同一
基板上に集積化したとしても各々の特性（閾値電
圧や、電流供給能力など）を決定するパラメータ
の一部が独立であるために、能力比などにおいて
同一チヤンネルのMOSトランジスタのみを用い
たものにくらべてばらつきが大きいなどの欠点が
あり、差動アンプなどの設計の困難さの原因とな
つていた。
第１図を用いて、この従来の半導体集積回路に
おける相補型MOSトランジスタを用いた差動ア
ンプの一例について説明する。
おける相補型MOSトランジスタを用いた差動ア
ンプの一例について説明する。
低電流源としてゲートが電源Ｖに接続されたＮ
チヤンネル型MOSトランジスタ１が用いられて
いる。このMOSトランジスタ１のソースは接地
され、ドレインにはそれぞれゲートが入力１およ
び入力２に接続されたＮチヤンネル型MOSトラ
ンジスタ２，３のソースが接続され、これら
MOSトランジスタ２，３のドレインにはそれぞ
れゲートが接地されたＰチヤンネル型MOSトラ
ンジスタ４，５のソースが負荷として接続されて
いる。MOSトランジスタ１のソースが接地され、
MOSトランジスタ４，５のドレインに電源Ｖが
接続されている。MOSトランジスタ２と４の接
続点およびMOSトランジスタ３と５の接続点か
らそれぞれ出力１、出力２が取り出される。
チヤンネル型MOSトランジスタ１が用いられて
いる。このMOSトランジスタ１のソースは接地
され、ドレインにはそれぞれゲートが入力１およ
び入力２に接続されたＮチヤンネル型MOSトラ
ンジスタ２，３のソースが接続され、これら
MOSトランジスタ２，３のドレインにはそれぞ
れゲートが接地されたＰチヤンネル型MOSトラ
ンジスタ４，５のソースが負荷として接続されて
いる。MOSトランジスタ１のソースが接地され、
MOSトランジスタ４，５のドレインに電源Ｖが
接続されている。MOSトランジスタ２と４の接
続点およびMOSトランジスタ３と５の接続点か
らそれぞれ出力１、出力２が取り出される。
今、説明のためにＰチヤンネル型およびＮチヤ
ンネル型のMOSトランジスタの閾値電圧をそれ
ぞれVTP，VTN、又MOSトランジスタ１，２，３
の接続点であるＢ点の電位をVBとする。入力１
に低レベルの入力電圧が、また入力２に高レベル
の入力電圧が与えられているものと仮定する。入
力１が低レベルであるので、MOSトランジスタ
２がオフとなり、MOSトランジスタ２のドレイ
ン−ソース間の抵抗が無限大に近くなるので、出
力１はほぼ電源レベルＶとなる。一方入力２には
高レベルの入力電圧が与えられているので、
MOSトランジスタ３がオンとなり、出力２のレ
ベルはMOSトランジスタ１，３および５のオン
抵抗の比により決定される低レベルの出力値とな
る。
ンネル型のMOSトランジスタの閾値電圧をそれ
ぞれVTP，VTN、又MOSトランジスタ１，２，３
の接続点であるＢ点の電位をVBとする。入力１
に低レベルの入力電圧が、また入力２に高レベル
の入力電圧が与えられているものと仮定する。入
力１が低レベルであるので、MOSトランジスタ
２がオフとなり、MOSトランジスタ２のドレイ
ン−ソース間の抵抗が無限大に近くなるので、出
力１はほぼ電源レベルＶとなる。一方入力２には
高レベルの入力電圧が与えられているので、
MOSトランジスタ３がオンとなり、出力２のレ
ベルはMOSトランジスタ１，３および５のオン
抵抗の比により決定される低レベルの出力値とな
る。
ここでMOSトランジスタの特性のばらつきな
どの原因により、Ｎチヤンネル型のMOSトラン
ジスタ１，２，３の電流供給能力が大きくなつて
それらの閾値電圧VTNが小さくなり、Ｐチヤンネ
ル型のMOSトランジスタ４，５の電流供給能力
が小さくなつてそれらの閾値電圧VTPが大となる
と、Ｂ点のレベルVBが下がる。この時、差動入
力信号の低レベル側がなんらかの原因で電源電位
Ｖに近づき、しかも（VB＋VTN）よりも大となる
と、Ｎチヤンネル型のMOSトランジスタ２，３
がともに導通して、高レベルの出力が出力される
べき出力１の電圧レベルが低下し、出力１と２と
の出力電圧のレベル差が減少するのみならず、逆
転を招き正常動作が不可能となる。
どの原因により、Ｎチヤンネル型のMOSトラン
ジスタ１，２，３の電流供給能力が大きくなつて
それらの閾値電圧VTNが小さくなり、Ｐチヤンネ
ル型のMOSトランジスタ４，５の電流供給能力
が小さくなつてそれらの閾値電圧VTPが大となる
と、Ｂ点のレベルVBが下がる。この時、差動入
力信号の低レベル側がなんらかの原因で電源電位
Ｖに近づき、しかも（VB＋VTN）よりも大となる
と、Ｎチヤンネル型のMOSトランジスタ２，３
がともに導通して、高レベルの出力が出力される
べき出力１の電圧レベルが低下し、出力１と２と
の出力電圧のレベル差が減少するのみならず、逆
転を招き正常動作が不可能となる。
本発明の目的はこのようなMOSトランジスタ
に特有の特性のばらつきからくる差動アンプの設
計の困難性を解決することにある。
に特有の特性のばらつきからくる差動アンプの設
計の困難性を解決することにある。
本発明は、二個の第一導電型のMOSトランジ
スタのソースが互いに接続されて差動アンプ部を
構成しこの第一導電型のMOSトランジスタの共
通のソースは電流源となる同一導電型のMOSト
ランジスタに接続され、上記差動アンプ部の
MOSトランジスタのドレインは、それぞれ負荷
抵抗となる第二導電型のMOSトランジスタに接
続された相補型MOSトランジスタを用いた半導
体集積回路において、上記第二導電型のMOSト
ランジスタに並列に第一導電型のMOSトランジ
スタが接続されたことを特徴とする。
スタのソースが互いに接続されて差動アンプ部を
構成しこの第一導電型のMOSトランジスタの共
通のソースは電流源となる同一導電型のMOSト
ランジスタに接続され、上記差動アンプ部の
MOSトランジスタのドレインは、それぞれ負荷
抵抗となる第二導電型のMOSトランジスタに接
続された相補型MOSトランジスタを用いた半導
体集積回路において、上記第二導電型のMOSト
ランジスタに並列に第一導電型のMOSトランジ
スタが接続されたことを特徴とする。
以下図面に本発明の一実施例を示しこれについ
て説明する。
て説明する。
第２図に本発明の一実施例を示す。この第２図
において第１図と同様の箇所には同じ記号と参照
符号とを用いている。
において第１図と同様の箇所には同じ記号と参照
符号とを用いている。
本実施例の特徴とするところは、出力１と出力
２すなわちMOSトランジスタ２，３のドレイン
と電源の間には、さらにＮチヤンネル型のMOS
トランジスタ６，７が接続されており、この
MOSトランジスタ６，７のゲートはそれぞれ電
源Ｖに接続されているところにある。
２すなわちMOSトランジスタ２，３のドレイン
と電源の間には、さらにＮチヤンネル型のMOS
トランジスタ６，７が接続されており、この
MOSトランジスタ６，７のゲートはそれぞれ電
源Ｖに接続されているところにある。
今、第１図と同じように、入力１は低レベル、
入力２は高レベルの入力電圧が与えられており、
MOSトランジスタ２はオフ、MOSトランジスタ
３はオンとなつており、出力１は高レベル、出力
２は低レベルの出力が取り出されるものとする。
入力２は高レベルの入力電圧が与えられており、
MOSトランジスタ２はオフ、MOSトランジスタ
３はオンとなつており、出力１は高レベル、出力
２は低レベルの出力が取り出されるものとする。
第１図の場合と同様にMOSトランジスタの特
性のばらつき等により、MOSトランジスタ１〜
３の閾値電圧VTNが低下し、出力２のレベルが
（電源レベル−VTN）まで下がつたとすると、
MOSトランジスタ６，７のうち、出力２側の
MOSトランジスタ７は、そのゲートソース間の
レベル差が閾値電圧VTNを越えて導通し、等価的
に負荷としての能力を上げるから、出力２のレベ
ルは（電源レベル−VTN）から極端に低下するこ
とはなくなる。この時、MOSトランジスタ３は
ゲートとソース間のレベル差が閾値電圧VTNを越
えてオン状態であるため、接続点ＢのレベルVB
はその出力２のレベルと同レベルの（電源レベル
−VTN）近傍となり、入力１の低レベルとのレベ
ル差を閾値電圧以下とするため、MOSトランジ
スタ２はオフ状態を保つ。
性のばらつき等により、MOSトランジスタ１〜
３の閾値電圧VTNが低下し、出力２のレベルが
（電源レベル−VTN）まで下がつたとすると、
MOSトランジスタ６，７のうち、出力２側の
MOSトランジスタ７は、そのゲートソース間の
レベル差が閾値電圧VTNを越えて導通し、等価的
に負荷としての能力を上げるから、出力２のレベ
ルは（電源レベル−VTN）から極端に低下するこ
とはなくなる。この時、MOSトランジスタ３は
ゲートとソース間のレベル差が閾値電圧VTNを越
えてオン状態であるため、接続点ＢのレベルVB
はその出力２のレベルと同レベルの（電源レベル
−VTN）近傍となり、入力１の低レベルとのレベ
ル差を閾値電圧以下とするため、MOSトランジ
スタ２はオフ状態を保つ。
このように、MOSトランジスタの能力がばら
ついた場合でも出力１と出力２とのレベルの減少
や逆転を招くことなく正常動作できるようにな
る。
ついた場合でも出力１と出力２とのレベルの減少
や逆転を招くことなく正常動作できるようにな
る。
上述のように本願発明を用いれば、相補型
MOSトランジスタを用いた安定動作が可能な差
動アンプを提供できる。
MOSトランジスタを用いた安定動作が可能な差
動アンプを提供できる。
また、本願は入力MOSトランジスタおよび電
流源としてのMOSトランジスタをＮチヤンネル
型のMOSトランジスタを用いて説明したが、Ｐ
チヤンネル型のMOSトランジスタを用いること
ができることは自明である。また電流源としての
MOSトランジスタ１のゲート電圧として、電源
電圧を印加して説明してきたが、MOSトランジ
スタ１のゲートへの印加信号を制御することによ
り動作時のみ電力を消費することなどの変更を施
すこともできる。
流源としてのMOSトランジスタをＮチヤンネル
型のMOSトランジスタを用いて説明したが、Ｐ
チヤンネル型のMOSトランジスタを用いること
ができることは自明である。また電流源としての
MOSトランジスタ１のゲート電圧として、電源
電圧を印加して説明してきたが、MOSトランジ
スタ１のゲートへの印加信号を制御することによ
り動作時のみ電力を消費することなどの変更を施
すこともできる。
以上説明したように、本発明によれば、
CMOSトランジスタを用いた安定に動作する差
動アンプを提供でき、その設計を容易に行うこと
ができる。
CMOSトランジスタを用いた安定に動作する差
動アンプを提供でき、その設計を容易に行うこと
ができる。
第１図は従来の相補型MOSトランジスタを使
用した差動アンプを示す回路図、第２図は本発明
の一実施例を示す回路図。 １，２，３，６，７…Ｎチヤンネル型MOSト
ランジスタ、４，５…Ｐチヤンネル型MOSトラ
ンジスタ、Ｂ…接続点、Ｖ…電源。
用した差動アンプを示す回路図、第２図は本発明
の一実施例を示す回路図。 １，２，３，６，７…Ｎチヤンネル型MOSト
ランジスタ、４，５…Ｐチヤンネル型MOSトラ
ンジスタ、Ｂ…接続点、Ｖ…電源。
Claims (1)
- 【特許請求の範囲】 １ 二個の第一導電型のMOSトランジスタのソ
ースが互いに接続されて差動アンプ部を構成しこ
の第一導電型のMOSトランジスタの共通のソー
スは電流源となる同一導電型のMOSトランジス
タに接続され、上記差動アンプ部のMOSトラン
ジスタのドレインは、それぞれ負荷抵抗となる第
二導電型のMOSトランジスタに接続された相補
型MOSトランジスタを用いた半導体集積回路に
おいて、 上記第二導電型のMOSトランジスタに並列に
第一導電型のMOSトランジスタが接続されたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039617A JPS60182808A (ja) | 1984-03-01 | 1984-03-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039617A JPS60182808A (ja) | 1984-03-01 | 1984-03-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182808A JPS60182808A (ja) | 1985-09-18 |
| JPH0339404B2 true JPH0339404B2 (ja) | 1991-06-13 |
Family
ID=12558066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039617A Granted JPS60182808A (ja) | 1984-03-01 | 1984-03-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182808A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010904A (ja) * | 1983-06-30 | 1985-01-21 | Toshiba Corp | 差動増幅器 |
-
1984
- 1984-03-01 JP JP59039617A patent/JPS60182808A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182808A (ja) | 1985-09-18 |
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