【発明の詳細な説明】
〔概要〕
シングル入力の差動増幅回路であつて、差動接
続されたトランジスタの両エミツタ抵抗の接続点
に入力信号を分圧して結合容量を介して印加し、
差動出力間の周波数特性等のバランスを調整す
る。
〔産業上の利用分野〕
本発明はシングル入力を差動出力化する回路に
係り、特に差動出力間の周波数特性のバランスを
調整する回路構成に関する。
〔従来の技術〕
シングル入力信号をそれと同相及び逆相の差動
信号に変換する方法として、差動回路の片方入力
に信号を入れ、もう一方をAC的に接地する方法
がある。
第５図にその回路を示しており、トランジスタ
Q1，Q2で差動構成とし、Vput１，Vput２に差動信
号を出力する。入力はトランジスタQ1のベース
にVinのみから行ない、トランジスタQ2の方は抵
抗R4，R5で分圧してバイアスを与えている。バ
ランスがとれた差動出力を得るために、負荷の
RL1＝RL2、エミツタ抵抗RE1＝RE2となされる。
さらに、振幅のみでなく位相特性がVput１とVput
２で180゜ずれているつまり反対位相であることが
要求される。
ところが、定電流バイアス回路を構成するトラ
ンジスタQ3，Q4のうち、トランジスタQ1，Q2の
共通エミツタ点に接続するトランジスタQ3には
Csなるストレーキヤパシタが入る。それは集積回
路ではNPNトランジスタのコレクタと基板
（GND）間に構造上ストレーキヤパシタ（Cs）と
して約1pF程度の寄生容量が入るからである。
第５図の回路においては
Vput１＝−RLCS／RE＋RECSVio (1)
Vput２＝RLCS／RE＋RECS１／１＋jωRECSVio (2)
となる。（ＲＣ≡Ｒ／１＋jωCR）なお、トランジ
スタQ1，Q2にも図示のストレーキヤパシタFSが
入るが、これはバランスしているから出力の位相
ずれに関与しない。
式(1)(2)から明らかなように低周波ではVput１
（逆相出力）、Vput２（同相出力）は互いに利得は
等しく位相は180゜異なつているが、高周波では
Vput２の方が利得の低下及び位相の遅れがVput１
に比べて大きくなり、両者のバランスが悪くなつ
てしまう。
これを改善する回路として、本発明者による先
の提案の第４図の構成がある。図において第５図
と同一部分には同一符号で指示してある。
この回路は入力信号Vioをストレーキヤパシタ
CSとほぼ等しい値の結合容量CCを介して定電流
バイアス回路Q3のコレクタへ印加するものであ
る。
なお、同回路において、トランジスタQ6は入
力バツフアであり、Q5はこれに定電流バイアス
するトランジスタであつて本質的なものでない。
VioとVput１，Vput２の関係は次のようになる。
Vput１
＝−RLCS／RECC＋RECS・１／１＋jωRECCVio(3
)
VOUT２
＝RLCS／RECC＋RECS・１／１＋jωRECSVio (4)
ここで
RECC≡１／１／RE＋jωCC＝RE／１＋jωRECC
のごとく表わしている。
CC＝CSとすると、式(3)、(4)は等しくなり、Vput
１、Vput２のバランスがとれることになる。
〔発明が解決しようとする問題点〕
しかし、第４図の回路では同相と逆相の位相マ
ツチを高精度に合わせる場合、構造の異なる２つ
の容量CS，CCの容量比を高精度で合せる必要が
あり、例えばRE＝3KΩ、CS＝1pFとすると、同
相と逆相差180±１度を実現するには、CCをCSの
±22％以内で設計しなければならなかつた。しか
し、これは実際上においてはかなり困難なことで
ある。
本発明は、この問題を解決し、ラフな設計にお
いても高精度で位相合せすることを目的とする。
〔問題点を解決する手段〕
本発明においては、差動増幅器の一方に所定の
基準電圧を与え、もう一方に入力信号を加える差
動増幅器において、差動増幅器を構成する一対の
トランジスタの両エミツタ抵抗の接続点に前記入
力信号を分圧した信号を容量を介して加えるごと
くなす。
〔作用〕
上記によれば、差動増幅器を構成する一対のト
ランジスタの両エミツタ抵抗の接続点に入力信号
を分圧して加える際、その分圧比を調整すること
によりり差動増幅器の出力Vput１，Vput２を広範
囲にわたつて調整可能になる。
〔実施例〕
第１図に本発明の一実施例の回路構成を表わし
ており、先の第４図及び第５図と同一部分には同
一符号で指示してある。またトランジスタQ2の
ベースには抵抗分割等によりバイアス（基準電
圧）を供給している。図において、第５図の回路
と異なるのは、入力信号Vioを抵抗R8で分圧し、
容量C1とCCを介して両エミツタ抵抗のRE1，RE2
の接続点に加えている。なお実際には図示のバツ
フアのトランジスタQ6、結合容量CCを介して分
圧入力信号が印加される。ここで容量CIはその容
量値が大きく交流インピーダンスが無視できる位
小さくなし、抵抗R8の分圧比をＫとする。
その時第１図の交流等価回路は第２図に表わす
ようになる。これを用いて、以下にVio，Vput１
の関係を求める。
Vput１＝−（RL1CS）ie1
＝−（RL1CS）Vio−Vcpn／RE1
Vput１＝−RL1CS／RE1（Vio−Vcpn） (5)
ただし、RL1CS＝RL1／１＋jωRL1CS
また、次の関係式も成り立つ。
Vio−Vcpn／RE1＋（１−ｋ）Vio−Vcpn／CC
＝Vcpn／RE2CS (6)
ただし、１／jωCCをCCと表わしている。
RE1＝RE2＝RE、RL1＝RLとすると(5)、(6)式は
Vput１＝−RLCS／RE（Vio−Vcpn） (7)
Vio−Vcpn／RE＋（１−ｋ）Vio−Vcpn／CC
＝Vcpn／RECS (8)
となる。
式(8)をVcpnについて解くと、
（１／RE＋１−ｋ／CC）Vio
＝（１／RE＋１／CC＋１／RECS）Vcpn
CC＋（１−ｋ）RE／RECCVio
＝2CCCS＋RE（CC＋CS）／RECCCSVcpn
Vcpn＝CS（CC＋（１−ｋ）RE）／2CCCS＋RE（CC＋CS）V
io(9)
となり、式(9)を式(7)に代入するとVio，Vput１の
関係式が求まる。
Vput１＝−RLCS／RE（１−CCCS＋（１−ｋ）RECS
／2CCCS＋RE（CC＋CS））Vio
＝−RLCS／RE・CCCS＋RECC＋kRECS／2CCCS
−RE（CC＋CS）Vio
＝−（RLCS）・１／RECC（RE＋CS）＋RECS
）（RE＋CC）
・（CCCS＋RECC＋KRECS）Vio
＝−（RLCS）・１／RECS／RE＋CC＋RECS／
RE＋CS・CCCS＋RECC＋kRECS／（RE＋CC）（RE＋CS）Vio
＝−RLCS／RECC＋RECS・CC／RE＋CC・CS／RE＋
CS・（１＋RE（１／CS＋Ｋ／CC））Vio
ここで、CCを１／jωCC、CSを１／jωCSと書き直すと
Vput１＝−RLCS／RECC−RECS・１／１＋jωR
ECC・１＋jωRE（kCC＋CS）／１＋jωRECSVio
(10)
一方、Vput２についても同様にして次のように
得られる。
Vput２＝RLCS／RECC＋RECS・１／１＋jωREC
C・１＋jωRE（１−ｋ）CC／１＋jωRECSVio
(11)
ここで抵抗８の分圧比Ｋ＝０とすれば、従来回
路（第５図）と同じであり、Vio、Vputの関係は
先の(3)、(4)式に等しくなる。
また、Ｋ≠０（Ｋ≦１）とすると、(10)、(11)式か
ら明らかなように利得の差及び位相差が小さくな
る。従つて、素子特性がばらついてもｋを変える
ことにより、Vput１とVput２のバランスを調整す
ることができる。
上記(10)(11)式をもとにCSの値と、Vput１，Vput２
の位相差を最小にするｋの値を以下に示す。
条件として、
結合コンデンサ CC＝2.0pF
エミツタ抵抗 RE＝3KΩ
周波数 ＝4.2MHz
とすると、次のようになる。
【表】
ここで、CCを一定にしてCSが変わる場合に分
圧比ｋを調整するように示したが、その逆でCSが
一定でCCが変わると考えても同様に分圧比ｋの
調整でVput１，Vput２の調整をとることができ
る。
実際にはCS、CCの両方とも容量値にバラツキ
が生じ、従来法では出力Vput１，Vput２のバラン
スをとることは容易ではなかつたが、本実施例で
は、これが可能となる。
第１図においては信号分割（抵抗R8）を集積
回路外で行なつているが、容量比（CSとCC）が
確定していれば第３図のごとく信号分割（R27，
R28）を集積回路内部で行うようにしても良い。
また、抵抗R27，R28の比を集積回路形成後トリ
ミングにより調整するようにしても良い。
〔発明の効果〕
以上から明らかなごとく、本発明によれば差動
増幅器の一方の入力に所定の基準電圧を与え、も
う一方に入力信号を加える差動増幅器において、
両エミツタ抵抗の接地点に前記入力信号を分圧し
た信号を加えるようにし、その際、分圧比を調整
することによつて差動増幅器の出力のバランスを
とることができる。特に本発明によれば、従来に
おいてはむずかしかつた集積回路化された差動増
幅器の素子特性のバラツキがある場合においても
前記入力信号の分圧比の調整により出力信号の振
幅及び位相特性のバランスをとることが可能にな
る。 [Detailed Description of the Invention] [Summary] This is a single-input differential amplifier circuit, which divides an input signal and applies the divided voltage to the connection point between both emitter resistors of differentially connected transistors via a coupling capacitor.
Adjust the balance of frequency characteristics, etc. between differential outputs. [Industrial Application Field] The present invention relates to a circuit that converts a single input into differential outputs, and particularly relates to a circuit configuration that adjusts the balance of frequency characteristics between differential outputs. [Prior Art] As a method of converting a single input signal into a differential signal having the same phase and opposite phase, there is a method of inputting the signal to one input of a differential circuit and grounding the other input in an AC manner. Figure 5 shows the circuit, and the transistor
Q 1 and Q 2 have a differential configuration, and differential signals are output to V put 1 and V put 2. Input is made from only Vin to the base of transistor Q 1 , and bias is applied to transistor Q 2 by dividing the voltage with resistors R 4 and R 5 . To obtain a balanced differential output, the load
R L1 = R L2 and emitter resistance R E1 = R E2 .
Furthermore, not only the amplitude but also the phase characteristics are V put 1 and V put
2, which requires a 180° shift, that is, an opposite phase. However, among the transistors Q 3 and Q 4 that constitute the constant current bias circuit, the transistor Q 3 connected to the common emitter point of transistors Q 1 and Q 2 has a
Stray capacitance called C s enters. This is because in an integrated circuit, a parasitic capacitance of about 1 pF is introduced as a stray capacitor (C s ) between the collector of an NPN transistor and the substrate (GND) due to its structure. In the circuit of Figure 5, V put 1=-R L C S /R E +R E C S V io (1) V put 2=R L C S /R E +R E C S 1/1+jωR E C S V io (2). (RC≡R/1+jωCR) Note that the transistors Q 1 and Q 2 also include the illustrated stray capacitor F S , but since they are balanced, they do not contribute to the phase shift of the output. As is clear from equations (1) and (2), at low frequencies V put 1
(anti-phase output) and V put 2 (in-phase output) have the same gain and 180° phase difference, but at high frequencies
V put 2 has lower gain and phase delay than V put 1
becomes larger compared to , and the balance between the two deteriorates. As a circuit for improving this, there is a configuration shown in FIG. 4 proposed earlier by the present inventor. In the figure, the same parts as in FIG. 5 are designated by the same reference numerals. This circuit connects the input signal V io to a stray capacitor.
It is applied to the collector of the constant current bias circuit Q 3 via a coupling capacitance C C having a value approximately equal to C S . Note that in the same circuit, the transistor Q6 is an input buffer, and the transistor Q5 is a transistor that applies a constant current bias to it, but is not essential. The relationship between V io and V put 1 and V put 2 is as follows. V put 1 = −R L C S /R E C C +R E C S・1/1+jωR E C C V io (3
) V OUT 2 = R L C S /R E C C +R E C S・1/1+jωR E C S V io (4) Here, R E C C ≡1/1/R E +jωC C = R E /1+jωR It is expressed as E C C. If C C = C S , equations (3) and (4) are equal, and V put
1. V put 2 will be balanced. [Problem to be solved by the invention] However, in the circuit shown in Fig. 4, when the phase match between in-phase and anti-phase is to be achieved with high precision, the capacitance ratio of the two capacitances C S and C C with different structures must be adjusted with high precision. For example, if R E = 3KΩ and C S = 1 pF, in order to achieve an in-phase and anti-phase difference of 180 ± 1 degrees, C C must be designed within ± 22% of C S. . However, this is quite difficult in practice. The present invention aims to solve this problem and achieve highly accurate phase matching even in a rough design. [Means for solving the problem] In the present invention, in a differential amplifier in which a predetermined reference voltage is applied to one side of the differential amplifier and an input signal is applied to the other side, both emitters of a pair of transistors constituting the differential amplifier are A voltage-divided signal of the input signal is applied to the connection point of the resistor via a capacitor. [Operation] According to the above, when an input signal is divided into voltages and applied to the connection point between both emitter resistors of a pair of transistors constituting a differential amplifier, the output V put of the differential amplifier is adjusted by adjusting the voltage division ratio. 1. V put 2 can be adjusted over a wide range. [Embodiment] FIG. 1 shows a circuit configuration of an embodiment of the present invention, and the same parts as in FIGS. 4 and 5 are designated by the same reference numerals. Also, a bias (reference voltage) is supplied to the base of transistor Q2 by resistor division or the like. In the figure, the difference from the circuit in Figure 5 is that the input signal Vio is divided by a resistor R8 ,
R E1 , R E2 of both emitter resistors via capacitance C 1 and C C
In addition to the connection points. Note that in reality, a divided voltage input signal is applied via the illustrated buffer transistor Q 6 and the coupling capacitor C C . Here, the capacitor C I has a large capacitance value and is so small that the AC impedance can be ignored, and the voltage division ratio of the resistor R 8 is K. At that time, the AC equivalent circuit of FIG. 1 becomes as shown in FIG. 2. Using this, V io , V put 1 below
Find the relationship between V put 1 = - (R L1 C S ) ie1 = - (R L1 C S ) V io -V cpn /R E1 V put 1 = -R L1 C S /R E1 (V io -V cpn ) (5) However, R L1 C S =R L1 /1+jωR L1 C S Also, the following relational expression also holds true. V io −V cpn /R E1 +(1−k)V io −V cpn /C C =V cpn /R E2 C S (6) However, 1/jωC C is expressed as C C. If R E1 = R E2 = R E and R L1 = R L , equations (5) and (6) are V put 1 = −R L C S /R E (V io −V cpn ) (7) V io − V cpn /R E + (1-k)V io -V cpn /C C =V cpn /R E C S (8). Solving equation (8) for V cpn , (1/R E +1-k/C C )V io = (1/R E +1/C C +1/R E C S )V cpn C C + (1- k) R E / R E C C V io = 2C C C S + R E (C C + C S ) / R E C C C S V cpn V cpn = C S (C C + (1-k) R E ) /2C C C S +R E (C C +C S )V
io (9), and by substituting equation (9) into equation (7), the relational expression between V io and V put 1 can be found. V put 1=-R L C S /R E (1-C C C S + (1-k) R E C S
/2C C C S +R E (C C +C S ))V io = -R L C S /R E・C C C S +R E C C +kR E C S /2C C C S
-R E (C C + C S ) V io = - (R L C S )・1/R E C C (R E + C S ) + R E C S
)(R E +C C ) ・(C C C S +R E C C +KR E C S )V io = -(R L C S )・1/R E C S /R E +C C +R E C S /
R E +C S・C C C S +R E C C +kR E C S / (R E +C C ) (R E +C S )V io
=−R L C S /R E C C +R E C S・C C /R E +C C・C S /R E +
C S・(1+R E (1/C S +K/C C ))V ioHere , if we rewrite C C as 1/jωC C and C S as 1/jωC S , we get V put 1=-R L C S / R E C C −R E C S・1/1+jωR
E C C・1+jωR E (kC C +C S )/1+jωR E C S V io (10) On the other hand, V put 2 can be similarly obtained as follows. V put 2=R L C S /R E C C +R E C S・1/1+jωR E C
C・1+jωR E (1−k) C C /1+jωR E C S V io (11) Here, if the voltage division ratio of the resistor 8 is set to K=0, it is the same as the conventional circuit (Fig. 5), and V io , The relationship of V put is equal to equations (3) and (4) above. Furthermore, when K≠0 (K≦1), the gain difference and phase difference become small, as is clear from equations (10) and (11). Therefore, even if the element characteristics vary, the balance between V put 1 and V put 2 can be adjusted by changing k. Based on equations (10) and (11) above, calculate the value of C S , V put 1, V put 2
The value of k that minimizes the phase difference of is shown below. Assuming the following conditions: coupling capacitor C C = 2.0pF emitter resistance R E = 3KΩ frequency = 4.2MHz. [Table] Here, we have shown that the partial pressure ratio k should be adjusted when C C is constant and C S changes, but vice versa, even if C S is constant and C C is changed, the partial pressure ratio k will be the same. V put 1 and V put 2 can be adjusted by adjusting k. In reality, variations occur in the capacitance values of both C S and C C , and in the conventional method, it was not easy to balance the outputs V put 1 and V put 2, but in this embodiment, this is possible. . In Fig. 1, the signal division (resistance R 8 ) is performed outside the integrated circuit, but if the capacitance ratio ( CS and C C ) is determined, the signal division (R 27 ,
R 28 ) may be performed inside the integrated circuit.
Further, the ratio of the resistors R 27 and R 28 may be adjusted by trimming after forming the integrated circuit. [Effects of the Invention] As is clear from the above, according to the present invention, in a differential amplifier, a predetermined reference voltage is applied to one input of the differential amplifier, and an input signal is applied to the other input.
A signal obtained by dividing the input signal is applied to the ground points of both emitter resistors, and in this case, the output of the differential amplifier can be balanced by adjusting the voltage division ratio. In particular, according to the present invention, even if there are variations in the element characteristics of a differential amplifier integrated as an integrated circuit, which was difficult in the past, the amplitude and phase characteristics of the output signal can be balanced by adjusting the voltage division ratio of the input signal. It becomes possible to take
【図面の簡単な説明】[Brief explanation of drawings]
第１図は本発明の実施例の回路図、第２図は本
発明の実施例の等価回路図、第３図は本発明の他
の実施例の回路図、第４図は従来例の回路図、第
５図は他の従来例の回路図である。
Q1〜Q7……トランジスタ、RE1，RE2……エミ
ツタ抵抗、CC……結合コンデンサ（容量）、CS…
…ストレーキヤパシタ。
Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is an equivalent circuit diagram of an embodiment of the invention, Fig. 3 is a circuit diagram of another embodiment of the invention, and Fig. 4 is a circuit diagram of a conventional example. 5 are circuit diagrams of other conventional examples. Q 1 to Q 7 ... Transistor, R E1 , R E2 ... Emitter resistance, C C ... Coupling capacitor (capacitance), C S ...
…strake ya pashta.