JPH0340559B2 - - Google Patents
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- Publication number
- JPH0340559B2 JPH0340559B2 JP2335781A JP2335781A JPH0340559B2 JP H0340559 B2 JPH0340559 B2 JP H0340559B2 JP 2335781 A JP2335781 A JP 2335781A JP 2335781 A JP2335781 A JP 2335781A JP H0340559 B2 JPH0340559 B2 JP H0340559B2
- Authority
- JP
- Japan
- Prior art keywords
- address data
- address
- ram
- receiving side
- mdm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
本発明は、時分割多重ネツトワークの制御方式
に関する。 従来から、時分割交換機の如き時分割多重ネツ
トワークにおいて、多数の加入者を少数の時分割
通話チヤンネルで簡単に相互接続させるにあたつ
て、予じめ複数のチヤンネル換言すればタイムス
ロツトを設定して、それぞれ対応する位相のパル
ス列を設けておき、送信者および受信者に、それ
ぞれチヤンネルを割り当てる目的で、循環記憶装
置に送信者および受信者の番地を記憶させること
が行なわれていた。また、前記のチヤンネル設定
にあたつて、その符号化速度（サンプリング周波
数）は、一定の復調品質（通話品質）が得られる
よう特定されていた。 すなわち、第１図に示すように、予じめ設定さ
れたｎ個のチヤンネルに対してそれぞれｎ個のサ
ンプリングパルス列が設定され、各送信者および
受信者のPAM変復調回路には、割当てられたチ
ヤンネルに対応するサンプリングパルスが送られ
て、それぞれPAM変復調が行なわれていたので
ある。 しかるに、時分割多重通話チヤンネル数が多数
要求されるシステムにおいては、一定復調品質が
得られるようにするためにサンプリング周波数を
高くしなければならない。この場合、時分割多重
路は、サンプリング周波数を高くしたことによ
り、多重路上の誘導性および容量性の負荷の影響
をより受け易くなり、多重路上の信号波形が遅
れ、送信側と受信側の同期をとり、同じタイムス
ロツトを与え信号再生をするため、他チヤンネル
の信号が洩れて信号波形の遅れが著しい場合には
漏話となるという難点があつた。 本発明は、かかる従前の難点を解消するためな
されたもので、記憶装置を２個に区分し、かつ受
信側の番地データと送信側の番地データとを、そ
れぞれ異なる区分の記憶装置に順次記憶し、前記
受信側の番地データと前記送信側の番地データと
を、決められた時刻毎に前記各区分について順次
再生すると共に、再生された番地データに対応す
る番地の送信側および受信側の変復調回路へ番地
データが再生される時刻に対応してサンプリング
パルスとして送るにあたり、前記送信側の変復調
回路から時分割多重路を経由して前記受信側の変
復調回路に至る経路の信号の遅れに対応した遅延
時間だけ、前記受信側の変復調回路へ送出される
受信側サンプリングパルスを前記送信側の変復調
回路へ送出される送信側サンプリングパルスより
遅延して送出する時分割多重ネツトワークの制御
方式を提供せんとするものである。 以下、本発明による時分割多重ネツトワークの
制御方式の一実施例につき図面に基づいて説明す
る。 第２図において、記憶装置RAM−Ｔおよび
RAM−Ｒは、それぞれ読み出し、書き込み可能
なICメモリからなつており、RAM−Ｔは送信側
の番地データを、RAM−Ｒは受信側の番地デー
タをそれぞれ格納する。 また、クロツクパルスカウンタCK.COUNTは
クロツクパルスをカウントするレジスタであつ
て、カウントの都度BCDコードにてRAM−Ｔお
よびRAM−Ｒに読み出すべき番地を指定し、
RAM−Ｒから読み出されてラツチLATCHから
出たデータがリセツトであつたとき、、リセツト
され、再度カウントを繰返す。 クロツクCKGは、クロツクカウンタCK.
COUNTにクロツクパルスを提供すると共に、位
相の異なるタイムスロツトを発生して遅延回路
DELAYとRAM−Ｔの出力データに供給する。 相互に干渉することのないトライステートバツ
フアTSB−１，TSB−２はRAM−Ｔ，RAM−
Ｒに番地データを書き込む場合、書き込み番地
DaをカウンタCK.COUNTによる読み出し番地
と置き換える機能を有している。 デコーダTO DECおよびRO DECは、それぞ
れRAM−ＴおよびラツチLATCHの出力データ
をデコードし、PAMによる時分割多重路BUSに
それぞれ送信、受信のサンプリングパルスを与え
る。 遅延回路DELAYは、コンデンサ、抵抗、バツ
フアなどで構成され、送信側のPAM変復調回路
（第２図において送信側となるMDM1〜MDMo）
から時分割多重路BUSを経由して受信側のPAM
変復調回路（第２図において受信側となる
MDM1〜MDMo）に至る経路の信号の遅れΔtに
対応した遅延時間をクロツクCKGに生じさせ、
ラツチLATCHにその遅延したタイムスロツトを
与える。これらの時分割多重路BUS、PAM変復
調回路MDM1〜MDMo、制御回路等は、同一回
路基板上または隣接した基板上に搭載される。そ
して、上記時分割多重路BUSを経由する経路の
信号の遅れΔtは、この基板上の受信側のPAM変
復調回路へ送出される受信側サンプリングパルス
の遅延時間に相当する。 ラツチLATCHはRAM−Ｒから読み出された
データを一度保留し、遅延回路DELAYによつて
生じたタイムスロツトのタイミングでRO DEC
に番地データを与える。 制御部CONTROLは、外部からのRAM−Ｔお
よびRAM−Ｒの書き込みあるいは書き替えを要
求する信号、即ち、RAM−Ｔを指定するTS、
RAM−Ｒを指定するRS、書き込みを要求する
MWの信号により、RAM−Ｔ，RAM−Ｒ，
TSB−１およびTSB−２をその都度コントロー
ルし、同時にクロツクカウンタCK.COUNTをリ
セツトする機能を有している。 即ち、制御部CONTROLはSRかTSに信号が
与えられていない限りTSB−１を開き、TSB−
２を閉じ、かつRAM−Ｔ，RAM−Ｒを読み出
しモードにする。 また、RSあるいはTSに信号が与えられた場合
には、バツフアTSB−１を閉じ、TSB−２を開
き、更にMWに書き込み信号が与えられた場合に
は、RSに信号が与えられているときにはRAM−
Ｒを、TSに信号が与えられているときには
RAM−Ｔをそれぞれ書き込みモードに切り替え
てその時のDaによつて指定される番地にAdによ
つて与えられる番地データを書き込む。なお、
TSかRSに信号が与えられている間、カウンタ
CK.COUNTをリセツトさせる。 多数の加入者はそれぞれのPAM変復調回路
MDM1…MDMoを介して少数の時分割多重路
BUSを経由して接続されている。 このPAM変復調回路MDM1…MDMoは、それ
ぞれデコーダTO DEC，RO DECの出力によつ
て多重路BUSにPAMパルス信号を送出し、かつ
受信する。 次に以上のような装置において、MDM1（Ａ番
地）からMDM2（Ｂ番地）へ、MDM2（Ｂ番地）
からMDM1（Ａ番地）へ、MDM3（Ｃ番地）から
MDM4（Ｄ番地）へ、MDM4（Ｄ番地）から
MDM3（Ｃ番地）へ、MDM5（Ｅ番地）から
MDM6（Ｆ番地）へそれぞれ信号を送る場合の動
作について説明する。 この場合まず、RAM−Ｔの０番地に、Ａが
RAM−Ｒの０番地にＢが書き込まれ、次いで
RAM−Ｔの１番地にＢが、RAM−Ｒの１番地
にＡが書き込まれ、以下下記のようにそれぞれ
RAM−ＴおよびRAM−Ｒの番地にそれぞれ対
応する加入者の番地が書き込まれて、最後に
RAM−Ｒの５番地にリセツトデータ（例えば４
ビツトの場合、1111が書き込まれる。
に関する。 従来から、時分割交換機の如き時分割多重ネツ
トワークにおいて、多数の加入者を少数の時分割
通話チヤンネルで簡単に相互接続させるにあたつ
て、予じめ複数のチヤンネル換言すればタイムス
ロツトを設定して、それぞれ対応する位相のパル
ス列を設けておき、送信者および受信者に、それ
ぞれチヤンネルを割り当てる目的で、循環記憶装
置に送信者および受信者の番地を記憶させること
が行なわれていた。また、前記のチヤンネル設定
にあたつて、その符号化速度（サンプリング周波
数）は、一定の復調品質（通話品質）が得られる
よう特定されていた。 すなわち、第１図に示すように、予じめ設定さ
れたｎ個のチヤンネルに対してそれぞれｎ個のサ
ンプリングパルス列が設定され、各送信者および
受信者のPAM変復調回路には、割当てられたチ
ヤンネルに対応するサンプリングパルスが送られ
て、それぞれPAM変復調が行なわれていたので
ある。 しかるに、時分割多重通話チヤンネル数が多数
要求されるシステムにおいては、一定復調品質が
得られるようにするためにサンプリング周波数を
高くしなければならない。この場合、時分割多重
路は、サンプリング周波数を高くしたことによ
り、多重路上の誘導性および容量性の負荷の影響
をより受け易くなり、多重路上の信号波形が遅
れ、送信側と受信側の同期をとり、同じタイムス
ロツトを与え信号再生をするため、他チヤンネル
の信号が洩れて信号波形の遅れが著しい場合には
漏話となるという難点があつた。 本発明は、かかる従前の難点を解消するためな
されたもので、記憶装置を２個に区分し、かつ受
信側の番地データと送信側の番地データとを、そ
れぞれ異なる区分の記憶装置に順次記憶し、前記
受信側の番地データと前記送信側の番地データと
を、決められた時刻毎に前記各区分について順次
再生すると共に、再生された番地データに対応す
る番地の送信側および受信側の変復調回路へ番地
データが再生される時刻に対応してサンプリング
パルスとして送るにあたり、前記送信側の変復調
回路から時分割多重路を経由して前記受信側の変
復調回路に至る経路の信号の遅れに対応した遅延
時間だけ、前記受信側の変復調回路へ送出される
受信側サンプリングパルスを前記送信側の変復調
回路へ送出される送信側サンプリングパルスより
遅延して送出する時分割多重ネツトワークの制御
方式を提供せんとするものである。 以下、本発明による時分割多重ネツトワークの
制御方式の一実施例につき図面に基づいて説明す
る。 第２図において、記憶装置RAM−Ｔおよび
RAM−Ｒは、それぞれ読み出し、書き込み可能
なICメモリからなつており、RAM−Ｔは送信側
の番地データを、RAM−Ｒは受信側の番地デー
タをそれぞれ格納する。 また、クロツクパルスカウンタCK.COUNTは
クロツクパルスをカウントするレジスタであつ
て、カウントの都度BCDコードにてRAM−Ｔお
よびRAM−Ｒに読み出すべき番地を指定し、
RAM−Ｒから読み出されてラツチLATCHから
出たデータがリセツトであつたとき、、リセツト
され、再度カウントを繰返す。 クロツクCKGは、クロツクカウンタCK.
COUNTにクロツクパルスを提供すると共に、位
相の異なるタイムスロツトを発生して遅延回路
DELAYとRAM−Ｔの出力データに供給する。 相互に干渉することのないトライステートバツ
フアTSB−１，TSB−２はRAM−Ｔ，RAM−
Ｒに番地データを書き込む場合、書き込み番地
DaをカウンタCK.COUNTによる読み出し番地
と置き換える機能を有している。 デコーダTO DECおよびRO DECは、それぞ
れRAM−ＴおよびラツチLATCHの出力データ
をデコードし、PAMによる時分割多重路BUSに
それぞれ送信、受信のサンプリングパルスを与え
る。 遅延回路DELAYは、コンデンサ、抵抗、バツ
フアなどで構成され、送信側のPAM変復調回路
（第２図において送信側となるMDM1〜MDMo）
から時分割多重路BUSを経由して受信側のPAM
変復調回路（第２図において受信側となる
MDM1〜MDMo）に至る経路の信号の遅れΔtに
対応した遅延時間をクロツクCKGに生じさせ、
ラツチLATCHにその遅延したタイムスロツトを
与える。これらの時分割多重路BUS、PAM変復
調回路MDM1〜MDMo、制御回路等は、同一回
路基板上または隣接した基板上に搭載される。そ
して、上記時分割多重路BUSを経由する経路の
信号の遅れΔtは、この基板上の受信側のPAM変
復調回路へ送出される受信側サンプリングパルス
の遅延時間に相当する。 ラツチLATCHはRAM−Ｒから読み出された
データを一度保留し、遅延回路DELAYによつて
生じたタイムスロツトのタイミングでRO DEC
に番地データを与える。 制御部CONTROLは、外部からのRAM−Ｔお
よびRAM−Ｒの書き込みあるいは書き替えを要
求する信号、即ち、RAM−Ｔを指定するTS、
RAM−Ｒを指定するRS、書き込みを要求する
MWの信号により、RAM−Ｔ，RAM−Ｒ，
TSB−１およびTSB−２をその都度コントロー
ルし、同時にクロツクカウンタCK.COUNTをリ
セツトする機能を有している。 即ち、制御部CONTROLはSRかTSに信号が
与えられていない限りTSB−１を開き、TSB−
２を閉じ、かつRAM−Ｔ，RAM−Ｒを読み出
しモードにする。 また、RSあるいはTSに信号が与えられた場合
には、バツフアTSB−１を閉じ、TSB−２を開
き、更にMWに書き込み信号が与えられた場合に
は、RSに信号が与えられているときにはRAM−
Ｒを、TSに信号が与えられているときには
RAM−Ｔをそれぞれ書き込みモードに切り替え
てその時のDaによつて指定される番地にAdによ
つて与えられる番地データを書き込む。なお、
TSかRSに信号が与えられている間、カウンタ
CK.COUNTをリセツトさせる。 多数の加入者はそれぞれのPAM変復調回路
MDM1…MDMoを介して少数の時分割多重路
BUSを経由して接続されている。 このPAM変復調回路MDM1…MDMoは、それ
ぞれデコーダTO DEC，RO DECの出力によつ
て多重路BUSにPAMパルス信号を送出し、かつ
受信する。 次に以上のような装置において、MDM1（Ａ番
地）からMDM2（Ｂ番地）へ、MDM2（Ｂ番地）
からMDM1（Ａ番地）へ、MDM3（Ｃ番地）から
MDM4（Ｄ番地）へ、MDM4（Ｄ番地）から
MDM3（Ｃ番地）へ、MDM5（Ｅ番地）から
MDM6（Ｆ番地）へそれぞれ信号を送る場合の動
作について説明する。 この場合まず、RAM−Ｔの０番地に、Ａが
RAM−Ｒの０番地にＢが書き込まれ、次いで
RAM−Ｔの１番地にＢが、RAM−Ｒの１番地
にＡが書き込まれ、以下下記のようにそれぞれ
RAM−ＴおよびRAM−Ｒの番地にそれぞれ対
応する加入者の番地が書き込まれて、最後に
RAM−Ｒの５番地にリセツトデータ（例えば４
ビツトの場合、1111が書き込まれる。
【表】
Claims (1)
- １ 記憶装置を２個に区分し、かつ受信側の番地
データと送信側の番地データとを、それぞれ異な
る区分の記憶装置に順次記憶し、前記受信側の番
地データと前記送信側の番地データとを、決めら
れた時刻毎に前記各区分について順次再生すると
共に、再生された番地データに対応する番地の送
信側および受信側の変復調回路へ番地データが再
生される時刻に対応してサンプリングパルスとし
て送るにあたり、前記送信側の変復調回路から時
分割多重路を経由して前記受信側の変復調回路に
至る経路の信号の遅れに対応した遅延時間だけ、
前記受信側の変復調回路へ送出される受信側サン
プリングパルスを前記送信側の変復調回路へ送出
される送信側サンプリングパルスより遅延して送
出することを特徴とする時分割多重ネツトワーク
の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335781A JPS57138291A (en) | 1981-02-19 | 1981-02-19 | Control system for time-division multiplex network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335781A JPS57138291A (en) | 1981-02-19 | 1981-02-19 | Control system for time-division multiplex network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138291A JPS57138291A (en) | 1982-08-26 |
| JPH0340559B2 true JPH0340559B2 (ja) | 1991-06-19 |
Family
ID=12108312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335781A Granted JPS57138291A (en) | 1981-02-19 | 1981-02-19 | Control system for time-division multiplex network |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138291A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952993A (ja) * | 1982-09-20 | 1984-03-27 | Aihon Kk | 時分割多重ネツトワ−クの制御方式 |
-
1981
- 1981-02-19 JP JP2335781A patent/JPS57138291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138291A (en) | 1982-08-26 |
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