JPH0341989B2 - - Google Patents
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- Publication number
- JPH0341989B2 JPH0341989B2 JP60249367A JP24936785A JPH0341989B2 JP H0341989 B2 JPH0341989 B2 JP H0341989B2 JP 60249367 A JP60249367 A JP 60249367A JP 24936785 A JP24936785 A JP 24936785A JP H0341989 B2 JPH0341989 B2 JP H0341989B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- write
- floating gate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係わり、特にフロー
テイング（浮遊）ゲートを有したMOSトランジ
スタをメモリセルに用いて、一度記憶したデータ
を不揮発的に保持するプログラマブルROM（リ
ード・オンリ・メモリ）に関する。
テイング（浮遊）ゲートを有したMOSトランジ
スタをメモリセルに用いて、一度記憶したデータ
を不揮発的に保持するプログラマブルROM（リ
ード・オンリ・メモリ）に関する。
従来、データを不揮発的に保持する半導体記憶
装置としては、例えば第５図に示される浮遊ゲー
トと制御ゲートとをチヤネル領域上に重ねて形成
したいわゆる二重ゲート構造のMOSトランジス
タをメモリセルに用い、第６図に示されるように
ゲートをワード線に、ドレインをデータ線に、ソ
ースを接地端子に接続した構成としている。図中
１は半導体基体、２，３はソース、ドレイン領
域、４はチヤネル領域、５は制御ゲート、６は浮
遊ゲート、７，８，１１，１２は酸化膜、９，１
０はアルミニウム配線、Ｔはメモリセルとしての
MOSトランジスタ、Ｗはワード線、Ｄはデータ
線である。このものは、浮遊ゲートに電子を注入
させているか否かで、メモリに“０”あるいは“
１”の情報を不揮発的に記憶保持する。
装置としては、例えば第５図に示される浮遊ゲー
トと制御ゲートとをチヤネル領域上に重ねて形成
したいわゆる二重ゲート構造のMOSトランジス
タをメモリセルに用い、第６図に示されるように
ゲートをワード線に、ドレインをデータ線に、ソ
ースを接地端子に接続した構成としている。図中
１は半導体基体、２，３はソース、ドレイン領
域、４はチヤネル領域、５は制御ゲート、６は浮
遊ゲート、７，８，１１，１２は酸化膜、９，１
０はアルミニウム配線、Ｔはメモリセルとしての
MOSトランジスタ、Ｗはワード線、Ｄはデータ
線である。このものは、浮遊ゲートに電子を注入
させているか否かで、メモリに“０”あるいは“
１”の情報を不揮発的に記憶保持する。
しかしながら上記従来のメモリセルは、浮遊ゲ
ートが１つ、データ線が１本のため、１つのメモ
リセルには“１”／“０”のどちらかの１つの情
報しか記憶できない。つまり1Kビツトの記憶容
量をもたせるには1K個のメモリセル、1Mビツト
では1M個のメモリセルが必要となり、大容量メ
モリを得るためにはメモリのチツプサイズが大き
なものとなつてしまうものであつた。
ートが１つ、データ線が１本のため、１つのメモ
リセルには“１”／“０”のどちらかの１つの情
報しか記憶できない。つまり1Kビツトの記憶容
量をもたせるには1K個のメモリセル、1Mビツト
では1M個のメモリセルが必要となり、大容量メ
モリを得るためにはメモリのチツプサイズが大き
なものとなつてしまうものであつた。
本発明は上記実情に鑑みてなされたもので、１
つのメモリセルに２つの情報を記憶させるように
し、メモリセルとの情報を授受をエンコード／デ
コードして行なうことにより、１つのメモリセル
で４値の情報を記憶できる半導体記憶装置を提供
しようとするものである。
つのメモリセルに２つの情報を記憶させるように
し、メモリセルとの情報を授受をエンコード／デ
コードして行なうことにより、１つのメモリセル
で４値の情報を記憶できる半導体記憶装置を提供
しようとするものである。
本発明は上記目的を達成するため、一方導電型
の半導体基体と、この基体上に互いに分離して形
成されそれぞれソース、ドレインとなる他方導電
型の第１、第２の半導体領域と、該領域間のチヤ
ネル領域上に絶縁膜を介して形成される制御ゲー
トと、上記チヤネル領域上に絶縁膜を介して形成
され上記第１の半導体領域側及び第２の半導体領
域側でそれぞれ上記制御ゲートを絶縁膜を介して
隣接するように形成される第１、第２の浮遊ゲー
トを有したMOSトランジスタをメモリセルに用
い、上記制御ゲートをワード線に、上記ドレイン
及びソースをそれぞれ別のデータ線に接続し、こ
の２本のデータ線を用いて２つの浮遊ゲートにそ
れぞれデータの書き込み／読み出しを行ない、書
き込み／読み出しされるデータは上記２本のデー
タ線に接続される読み出し／書き込み制御回路及
びデータのデコード／エンコード回路を介して授
受されるようにしたものである。
の半導体基体と、この基体上に互いに分離して形
成されそれぞれソース、ドレインとなる他方導電
型の第１、第２の半導体領域と、該領域間のチヤ
ネル領域上に絶縁膜を介して形成される制御ゲー
トと、上記チヤネル領域上に絶縁膜を介して形成
され上記第１の半導体領域側及び第２の半導体領
域側でそれぞれ上記制御ゲートを絶縁膜を介して
隣接するように形成される第１、第２の浮遊ゲー
トを有したMOSトランジスタをメモリセルに用
い、上記制御ゲートをワード線に、上記ドレイン
及びソースをそれぞれ別のデータ線に接続し、こ
の２本のデータ線を用いて２つの浮遊ゲートにそ
れぞれデータの書き込み／読み出しを行ない、書
き込み／読み出しされるデータは上記２本のデー
タ線に接続される読み出し／書き込み制御回路及
びデータのデコード／エンコード回路を介して授
受されるようにしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の浮遊ゲートを有した
MOSトランジスタ（メモリセル）部の断面図で
あるが、これは第５図のものと対応させた場合の
例であるから、対応個所には同一符号を用いる。
ここで、ポリシリコンによる制御ゲート５の形成
までは、既に知られている通常の半導体製造工程
を用いる。その後ポリシリコン５を酸化して酸化
膜７を形成し、更にＮ型もしくはＰ型不純物がド
ープされた多結晶シリコン膜を堆積する。次にこ
の状態で異方性エツチング法例えばRIE（リアク
テイブ・イオン・エツチング）法を用いて、上記
堆積した多結晶シリコン膜をその膜厚分だけエツ
チング除去する。このとき制御ゲート５のパター
ンの周囲については実効的に高さ方向の膜厚が厚
いため、６ａ，６ｂで示されるように多結晶シリ
コン膜の雑存部が形成される。次にチヤネル領域
の上部以外、つまりフイールド酸化膜等の上に形
成された上記残存部を、通常の等方性エツチング
法によりエツチングして浮遊ゲート６ａ及び６ｂ
を形成する。次いで既に知られている通常の半導
体製造工程を用い、ソース領域及びドレイン領域
への不純物導入、アルミニウム層９，１０による
素子間配線パターニング等を経て、第１図に示す
ようなMOSトランジスタを得る。
る。第１図は同実施例の浮遊ゲートを有した
MOSトランジスタ（メモリセル）部の断面図で
あるが、これは第５図のものと対応させた場合の
例であるから、対応個所には同一符号を用いる。
ここで、ポリシリコンによる制御ゲート５の形成
までは、既に知られている通常の半導体製造工程
を用いる。その後ポリシリコン５を酸化して酸化
膜７を形成し、更にＮ型もしくはＰ型不純物がド
ープされた多結晶シリコン膜を堆積する。次にこ
の状態で異方性エツチング法例えばRIE（リアク
テイブ・イオン・エツチング）法を用いて、上記
堆積した多結晶シリコン膜をその膜厚分だけエツ
チング除去する。このとき制御ゲート５のパター
ンの周囲については実効的に高さ方向の膜厚が厚
いため、６ａ，６ｂで示されるように多結晶シリ
コン膜の雑存部が形成される。次にチヤネル領域
の上部以外、つまりフイールド酸化膜等の上に形
成された上記残存部を、通常の等方性エツチング
法によりエツチングして浮遊ゲート６ａ及び６ｂ
を形成する。次いで既に知られている通常の半導
体製造工程を用い、ソース領域及びドレイン領域
への不純物導入、アルミニウム層９，１０による
素子間配線パターニング等を経て、第１図に示す
ようなMOSトランジスタを得る。
このようにして形成されたMOSトランジスタ
Ｔ１を、第２図に示すように制御ゲートをワード
線Ｗに、ソース及びドレインをそれぞれデータ線
Ｄ１及びＤ２に接続してメモリセルMCとし、こ
のメモリセルをマトリクス状に配置する。第２図
中FG１，FG２は浮遊ゲートで、６ａ，６ｂのも
のに対応する。２１はデータ線Ｄ１，Ｄ２を介し
てメモリセルMCとデータの授受を行なう書き込
み／読み出し制御回路、２２は入出力データをデ
コード／エンコードして書き込み／読み出し制御
回路２１にメモリセルMCとのデータの授受を行
なわせるデコード／エンコード回路である。
Ｔ１を、第２図に示すように制御ゲートをワード
線Ｗに、ソース及びドレインをそれぞれデータ線
Ｄ１及びＤ２に接続してメモリセルMCとし、こ
のメモリセルをマトリクス状に配置する。第２図
中FG１，FG２は浮遊ゲートで、６ａ，６ｂのも
のに対応する。２１はデータ線Ｄ１，Ｄ２を介し
てメモリセルMCとデータの授受を行なう書き込
み／読み出し制御回路、２２は入出力データをデ
コード／エンコードして書き込み／読み出し制御
回路２１にメモリセルMCとのデータの授受を行
なわせるデコード／エンコード回路である。
上記メモリセルに情報を記憶させる場合、まず
浮遊ゲートFG１に情報を記憶させるには、アド
レス入力、デコーダ（共に図示せず）によりワー
ド線Ｗを選択状態、例えば電圧5Vとし、次いで
データ線Ｄ２を接地電位とし、入出力データに応
じた書き込みデータによつてデータ線Ｄ１の電位
を、接地電位あるいはデータ線Ｄ２より充分高い
書き込み電圧、例えば10V程度とする。ここでデ
ータ線Ｄ１の電位が書き込み電位の時にはMOS
トランジスタＴ１がオンし、データ線Ｄ１からＤ
２へ電流が流れる。この時MOSトランジスタＴ
１のソース、ドレイン間に印加された電界はドレ
イン近傍で集中的に強くなるため、インパクト・
アイオニゼーシヨンによつてホツトキヤリアが発
生し、その一部が浮遊ゲートFG１に注入される。
一方データ線Ｄ１の電位が接地電位のときには、
MOSトランジスタＴ１には電流が流れないので、
ホツトキヤリアの発生がなく、注入も起こらな
い。
浮遊ゲートFG１に情報を記憶させるには、アド
レス入力、デコーダ（共に図示せず）によりワー
ド線Ｗを選択状態、例えば電圧5Vとし、次いで
データ線Ｄ２を接地電位とし、入出力データに応
じた書き込みデータによつてデータ線Ｄ１の電位
を、接地電位あるいはデータ線Ｄ２より充分高い
書き込み電圧、例えば10V程度とする。ここでデ
ータ線Ｄ１の電位が書き込み電位の時にはMOS
トランジスタＴ１がオンし、データ線Ｄ１からＤ
２へ電流が流れる。この時MOSトランジスタＴ
１のソース、ドレイン間に印加された電界はドレ
イン近傍で集中的に強くなるため、インパクト・
アイオニゼーシヨンによつてホツトキヤリアが発
生し、その一部が浮遊ゲートFG１に注入される。
一方データ線Ｄ１の電位が接地電位のときには、
MOSトランジスタＴ１には電流が流れないので、
ホツトキヤリアの発生がなく、注入も起こらな
い。
浮遊ゲートFG１の情報を読み出す場合は、ワ
ード線Ｗを選択状態例えば5Vとし、データ線１
を接地電位とし、データ線Ｄ２を読み出し電位例
えば5Vとする。この時浮遊ゲートFG１にホツト
キヤリアが注入されている場合には、MOSトラ
ンジスタＴ１は、浮遊ゲートに注入されたホツト
キヤリアの影響でオンとはならない。注入がない
場合には浮遊ゲートの影響がないため、MOSト
ランジスタＴ１はオンし、データ線Ｄ２からＤ１
へ電流が流れる。この時MOSトランジスタＴ１
のデータ線Ｄ２側の端子はドレインとなるから、
浮遊ゲートFG２にホツトキヤリアが注入されて
いるか否かは、流れる電流には大きな影響はな
い。この流れる電流を書き込み／読み出し制御回
路２１で検知してデータを出力する。
ード線Ｗを選択状態例えば5Vとし、データ線１
を接地電位とし、データ線Ｄ２を読み出し電位例
えば5Vとする。この時浮遊ゲートFG１にホツト
キヤリアが注入されている場合には、MOSトラ
ンジスタＴ１は、浮遊ゲートに注入されたホツト
キヤリアの影響でオンとはならない。注入がない
場合には浮遊ゲートの影響がないため、MOSト
ランジスタＴ１はオンし、データ線Ｄ２からＤ１
へ電流が流れる。この時MOSトランジスタＴ１
のデータ線Ｄ２側の端子はドレインとなるから、
浮遊ゲートFG２にホツトキヤリアが注入されて
いるか否かは、流れる電流には大きな影響はな
い。この流れる電流を書き込み／読み出し制御回
路２１で検知してデータを出力する。
浮遊ゲートFG２に情報を記憶したり、またそ
の情報を読み出す場合は、上述したデータ線Ｄ１
とＤ２の関係を逆にして、同様に行なうことがで
きる。
の情報を読み出す場合は、上述したデータ線Ｄ１
とＤ２の関係を逆にして、同様に行なうことがで
きる。
このメモリセルを、４値の情報を記憶及び読み
出し可能とするには、第３図に示すように１つの
アドレスサイクルを時分割し、浮遊ゲートFG１
のデータの授受時間ｔ１と浮遊ゲートFG２のデ
ータの授受時間ｔ２とに分け、第４図に示すよう
に入出力データによつて浮遊ゲートFG１及びFG
２にそれぞれホツトキヤリアの注入を行なえばよ
い。即ち入出力データが０のときには、両浮遊ゲ
ートともホツトキヤリアの注入がないように、上
記説明したようにデータ線Ｄ１及びＤ２の電位を
与える。入出力データが１のときには、ｔ１の時
間で浮遊ゲートFG１にホツトキヤリアの注入を
行ない、ｔ２の時間では浮遊ゲートFG２に注入
が起こらないようにする。入出力データが２及び
３の場合も、ｔ１，ｔ２の時間にそれぞれ第４図
に示した注入を行なえばよい。入力データ０〜３
に対して第４図に示すように注入の有無を決める
データは入力データ０〜３にそれぞれ対応して第
２図のデコード／エンコード回路２２及び書き込
み／読み出し制御回路２１が発生する。また、ｔ
１，ｔ２の時間で読み出されたデータによつて出
力データ０〜３を決めるのは、第２図の書き込
み／読み出し制御回路２１及びデコード／エンコ
ード回路が、ｔ１の時間に浮遊ゲートFG１の状
態を読み、ｔ２の時間に浮遊ゲートFG２の状態
を読むことにより行ない、データを出力する。即
ち本発明の如きメモリにおいては、１つのメモリ
セルについて、(イ)１アドレスサイクルの前半t1
に１つのデータを読み出し、(ロ)１アドレスサイク
ルの後半t2に他の１つのデータを書き込む。(イ)
１アドレスサイクルの前半t1に１つのデータを書
き込み、(ロ)１アドレスサイクルの後半t2に他の１
つのデータを読み出す。(イ)１アドレスサイクル
の前半t1に１つのデータを書き込み、(ロ)１アドレ
スサイクル後半t2に他の１つのデータを書き込
む。(イ)１アドレスサイクルの前半t1に１つのデ
ータを読み出し、(ロ)１アドレスサイクルの後半t2
に他の１つのデータを読み出す場合がある。
出し可能とするには、第３図に示すように１つの
アドレスサイクルを時分割し、浮遊ゲートFG１
のデータの授受時間ｔ１と浮遊ゲートFG２のデ
ータの授受時間ｔ２とに分け、第４図に示すよう
に入出力データによつて浮遊ゲートFG１及びFG
２にそれぞれホツトキヤリアの注入を行なえばよ
い。即ち入出力データが０のときには、両浮遊ゲ
ートともホツトキヤリアの注入がないように、上
記説明したようにデータ線Ｄ１及びＤ２の電位を
与える。入出力データが１のときには、ｔ１の時
間で浮遊ゲートFG１にホツトキヤリアの注入を
行ない、ｔ２の時間では浮遊ゲートFG２に注入
が起こらないようにする。入出力データが２及び
３の場合も、ｔ１，ｔ２の時間にそれぞれ第４図
に示した注入を行なえばよい。入力データ０〜３
に対して第４図に示すように注入の有無を決める
データは入力データ０〜３にそれぞれ対応して第
２図のデコード／エンコード回路２２及び書き込
み／読み出し制御回路２１が発生する。また、ｔ
１，ｔ２の時間で読み出されたデータによつて出
力データ０〜３を決めるのは、第２図の書き込
み／読み出し制御回路２１及びデコード／エンコ
ード回路が、ｔ１の時間に浮遊ゲートFG１の状
態を読み、ｔ２の時間に浮遊ゲートFG２の状態
を読むことにより行ない、データを出力する。即
ち本発明の如きメモリにおいては、１つのメモリ
セルについて、(イ)１アドレスサイクルの前半t1
に１つのデータを読み出し、(ロ)１アドレスサイク
ルの後半t2に他の１つのデータを書き込む。(イ)
１アドレスサイクルの前半t1に１つのデータを書
き込み、(ロ)１アドレスサイクルの後半t2に他の１
つのデータを読み出す。(イ)１アドレスサイクル
の前半t1に１つのデータを書き込み、(ロ)１アドレ
スサイクル後半t2に他の１つのデータを書き込
む。(イ)１アドレスサイクルの前半t1に１つのデ
ータを読み出し、(ロ)１アドレスサイクルの後半t2
に他の１つのデータを読み出す場合がある。
ところで一般に、メモリセルのワード線をデー
タ書き込みまたは読み出し可能状態にするには非
常に時間がかかる。しかるに本発明では、上記
〜の事項を各々１アドレスサイクルで行なう場
合、各々１回のワード線Ｗの選択で行なえるた
め、従来のように各々２回のワード線選択を行な
う必要がなく、大幅なデータ授受の時間短縮が可
能となる。
タ書き込みまたは読み出し可能状態にするには非
常に時間がかかる。しかるに本発明では、上記
〜の事項を各々１アドレスサイクルで行なう場
合、各々１回のワード線Ｗの選択で行なえるた
め、従来のように各々２回のワード線選択を行な
う必要がなく、大幅なデータ授受の時間短縮が可
能となる。
このように１つのメモリセルで４値のデータの
迅速な授受が可能となるものである。
迅速な授受が可能となるものである。
以上説明した如く本発明によれば、制御ゲート
の両側に隣接して２つの浮遊ゲートを設けた
MOSトランジスタをメモリセルに用い、このメ
モリセルに接続するデータ線を２本用意し、更に
データ線に接続される書き込み／読み出し制御回
路を、１つのアドレスサイクルを時分割し、２つ
の浮遊ゲートの情報を迅速に授受できるように
し、更に入出力データをエンコード／デコードす
る回路を付加することにより、１つのメモリセル
で４値のデータの授受が可能となり、大容量化し
てもチツプサイズの増大化をおさえることができ
るものである。
の両側に隣接して２つの浮遊ゲートを設けた
MOSトランジスタをメモリセルに用い、このメ
モリセルに接続するデータ線を２本用意し、更に
データ線に接続される書き込み／読み出し制御回
路を、１つのアドレスサイクルを時分割し、２つ
の浮遊ゲートの情報を迅速に授受できるように
し、更に入出力データをエンコード／デコードす
る回路を付加することにより、１つのメモリセル
で４値のデータの授受が可能となり、大容量化し
てもチツプサイズの増大化をおさえることができ
るものである。
第１図は本発明の一実施例に用いるトランジス
タの断面図、第２図は同トランジスタを用いたメ
モリ回路図、第３図は上記実施例を説明するタイ
ミングチヤート、第４図は上記実施例の作用を説
明するための図表、第５図は従来のプログラマブ
ルROMのメモリセルに用いられるトランジスタ
の断面図、第６図は同トランジスタを用いたメモ
リセルの回路図である。 ５……制御ゲート、６ａ，６ｂ，FG１，FG２
……浮遊ゲート、Ｔ１……浮遊ゲート付きMOS
トランジスタ、Ｗ……ワード線、Ｄ１，Ｄ２……
データ線、MC……メモリセル、２１……書き込
み／読み出し制御回路、２２……デコード／エン
コード回路。
タの断面図、第２図は同トランジスタを用いたメ
モリ回路図、第３図は上記実施例を説明するタイ
ミングチヤート、第４図は上記実施例の作用を説
明するための図表、第５図は従来のプログラマブ
ルROMのメモリセルに用いられるトランジスタ
の断面図、第６図は同トランジスタを用いたメモ
リセルの回路図である。 ５……制御ゲート、６ａ，６ｂ，FG１，FG２
……浮遊ゲート、Ｔ１……浮遊ゲート付きMOS
トランジスタ、Ｗ……ワード線、Ｄ１，Ｄ２……
データ線、MC……メモリセル、２１……書き込
み／読み出し制御回路、２２……デコード／エン
コード回路。
Claims (1)
- １ データを記憶するメモリセルとして、ワード
線で制御されるゲート電極の両側に絶縁膜を介し
て配置された第１、第２のフローテイングゲート
を有し該第１または第２のフローテイングゲート
にキヤリアが入つているか否かでオン・オフが決
まるMOSトランジスタを設け、かつ該トランジ
スタのドレイン及びソースに接続された２本のデ
ータ線と、そのデータ線を介してメモリセルとデ
ータの授受を行なう書き込み／読み出し制御回路
と、更に入出力データをデコード／エンコードし
て前記書き込み／読み出し制御回路にメモリセル
とのデータの授受を行なわせるデコード／エンコ
ード回路を設けてなり、前記書き込み／読み出し
制御回路は、１つのアドレスサイクルを時分割
し、１つのメモリセルとデータの授受を２回行な
うものであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249367A JPS62109368A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249367A JPS62109368A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109368A JPS62109368A (ja) | 1987-05-20 |
| JPH0341989B2 true JPH0341989B2 (ja) | 1991-06-25 |
Family
ID=17191970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249367A Granted JPS62109368A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109368A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982402A (ja) * | 1995-09-07 | 1997-03-28 | Yazaki Corp | シールパッキン及び機器直付けコネクタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632464U (ja) * | 1979-08-17 | 1981-03-30 | ||
| JPS6065576A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-11-07 JP JP60249367A patent/JPS62109368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109368A (ja) | 1987-05-20 |
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