JPH0342814B2 - - Google Patents
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- JPH0342814B2 JPH0342814B2 JP23744084A JP23744084A JPH0342814B2 JP H0342814 B2 JPH0342814 B2 JP H0342814B2 JP 23744084 A JP23744084 A JP 23744084A JP 23744084 A JP23744084 A JP 23744084A JP H0342814 B2 JPH0342814 B2 JP H0342814B2
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- flop
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- terminal
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- 230000000694 effects Effects 0.000 description 2
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- 230000000630 rising effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は12進カウンタ回路に関し、特にデイジ
タル時計ICに用いるために１から12までを繰弁
しカウントするように構成された所謂シンクロナ
ス方式の12進カウンタ回路に関する。
タル時計ICに用いるために１から12までを繰弁
しカウントするように構成された所謂シンクロナ
ス方式の12進カウンタ回路に関する。
第３図は従来技術におけるこの種の12進カウン
タ回路の１例を示すもので、６，７，８，９、お
よび１０はそれぞれＤフリツプフロツプであつ
て、そのうちフリツプフロツプ６，７、および１
０には、クロツク発生回路からのクロツク信号φ
がインバータ６１および６２を通して供給される
クロツク入力端子φと、該クロツク信号φがイン
バータ６１を通して反転されて供給されるクロツ
ク入力端子とを有する。またフリツプフロツプ
８にはフリツプフロツプ７の出力Q2，2がクロ
ツク信号として入力されるクロツク入力端子Q2，
Ｑ2を有し、更にフリツプフロツプ９にはフリツ
プフロツプ６の出力Q1，1がクロツク信号とし
て入力されるクロツク入力端子Q1，1を有す
る。
タ回路の１例を示すもので、６，７，８，９、お
よび１０はそれぞれＤフリツプフロツプであつ
て、そのうちフリツプフロツプ６，７、および１
０には、クロツク発生回路からのクロツク信号φ
がインバータ６１および６２を通して供給される
クロツク入力端子φと、該クロツク信号φがイン
バータ６１を通して反転されて供給されるクロツ
ク入力端子とを有する。またフリツプフロツプ
８にはフリツプフロツプ７の出力Q2，2がクロ
ツク信号として入力されるクロツク入力端子Q2，
Ｑ2を有し、更にフリツプフロツプ９にはフリツ
プフロツプ６の出力Q1，1がクロツク信号とし
て入力されるクロツク入力端子Q1，1を有す
る。
更にＤフリツプフロツプ６には、セツト端子
Ｓ、データ入力端子D1、出力端子Q1，1を有
し、Ｄフリツプフロツプ７には、リセツト端子
Ｒ、データ入力端子D2、出力端子Q2，2を有
し、Ｄフリツプフロツプ８には、リセツト端子
Ｒ、データ入力端子D3、出力端子Q3を有し、Ｄ
フリツプフロツプ９には、リセツト端子、デー
タ入力端子D4、出力端子Q4を有し、Ｄフリツプ
フロツプ１０には、リセツト端子、データ入力
端子D5、出力端子Q5を有する。
Ｓ、データ入力端子D1、出力端子Q1，1を有
し、Ｄフリツプフロツプ７には、リセツト端子
Ｒ、データ入力端子D2、出力端子Q2，2を有
し、Ｄフリツプフロツプ８には、リセツト端子
Ｒ、データ入力端子D3、出力端子Q3を有し、Ｄ
フリツプフロツプ９には、リセツト端子、デー
タ入力端子D4、出力端子Q4を有し、Ｄフリツプ
フロツプ１０には、リセツト端子、データ入力
端子D5、出力端子Q5を有する。
そしてＤフリツプフロツプ６のデータ入力端子
D1には端子1からの出力が入力される。
D1には端子1からの出力が入力される。
またＤフリツプフロツプ７のデータ入力端子
D2には、アンドゲート７１の出力ａ（Q1，Q2の論
理積）、アンドゲート７２の出力ｂ（1，Q5の論
理積）、アンドゲート７３の出力ｃ（1，2およ
びQ3の論理積）、およびQ4をノアゲート７４を通
してえられた信号（すなわち＋＋＋4）
が入力される。
D2には、アンドゲート７１の出力ａ（Q1，Q2の論
理積）、アンドゲート７２の出力ｂ（1，Q5の論
理積）、アンドゲート７３の出力ｃ（1，2およ
びQ3の論理積）、およびQ4をノアゲート７４を通
してえられた信号（すなわち＋＋＋4）
が入力される。
またＤフリツプフロツプ８のデータ入力端子
D3にはQ5およびQ3をノアゲート８１を通してえ
られた信号が入力され、Ｄフリツプフロツプ９の
データ入力端子D4には3および2をノアゲート
９１を通してえられた信号が入力される。
D3にはQ5およびQ3をノアゲート８１を通してえ
られた信号が入力され、Ｄフリツプフロツプ９の
データ入力端子D4には3および2をノアゲート
９１を通してえられた信号が入力される。
更にＤフリツプフロツプ１０のデータ入力端子
D5には、アンドゲート１０１の出力ｉ（Q1，Q4の
論理積）、およびアンドゲート１０２の出力ｊ（
２，Q5の論理積）をノアゲート１０３およびイン
バータ１０４を通してえられた信号（すなわちｉ
＋ｊ）が入力される。
D5には、アンドゲート１０１の出力ｉ（Q1，Q4の
論理積）、およびアンドゲート１０２の出力ｊ（
２，Q5の論理積）をノアゲート１０３およびイン
バータ１０４を通してえられた信号（すなわちｉ
＋ｊ）が入力される。
このような構成のもとに、各Ｄフリツプフロツ
プからえられる出力Q1，Q2，Q3，Q4、およびQ5
を組合せることにより、クロツク信号φが入力さ
れる毎に（この例では逐次入力されるクロツク信
号φの立下り毎に）、その出力側のカウント数と
して１、２、３、…12を繰返すことになる。なお
その場合Q5がハイレベルであれば10の桁が「１」
であることを示し、また１の桁のカウント数（す
なわち０〜９）はQ1，Q2，Q3，Q4の各出力（２
進数で表される）を組合せることによりえられ
る。
プからえられる出力Q1，Q2，Q3，Q4、およびQ5
を組合せることにより、クロツク信号φが入力さ
れる毎に（この例では逐次入力されるクロツク信
号φの立下り毎に）、その出力側のカウント数と
して１、２、３、…12を繰返すことになる。なお
その場合Q5がハイレベルであれば10の桁が「１」
であることを示し、また１の桁のカウント数（す
なわち０〜９）はQ1，Q2，Q3，Q4の各出力（２
進数で表される）を組合せることによりえられ
る。
次に第４図は、第３図の回路が正常に動作した
場合のタイミングチヤートで示す図であつて、先
ずリセツト信号がハイレベルになることによつ
て、Ｄフリツプフロツプ６においては該リセツト
信号がセツト端子に供給されてQ1がハイレ
ベル（「１」）に初期設定され、他のフリツプフロ
ツプ７乃至１０においては該リセツト信号がリ
セツト端子に供給されてQ2乃至Q5がローレベ
ル（「０」）に初期設定される。
場合のタイミングチヤートで示す図であつて、先
ずリセツト信号がハイレベルになることによつ
て、Ｄフリツプフロツプ６においては該リセツト
信号がセツト端子に供給されてQ1がハイレ
ベル（「１」）に初期設定され、他のフリツプフロ
ツプ７乃至１０においては該リセツト信号がリ
セツト端子に供給されてQ2乃至Q5がローレベ
ル（「０」）に初期設定される。
その後各Ｄフリツプフロツプにおいては、クロ
ツク信号φ（ただしＤフリツプフロツプ８，９で
はそれぞれQ2，Q1）の立下り時刻毎に、その時
点でそれぞれのデータ入力端子に入力される入力
信号の値を読み取り、その値をクロツク信号φ
（ただしＤフリツプフロツプ８，９ではそれぞれ
Q2，Q1）の次の立下り時刻まで保持する。
ツク信号φ（ただしＤフリツプフロツプ８，９で
はそれぞれQ2，Q1）の立下り時刻毎に、その時
点でそれぞれのデータ入力端子に入力される入力
信号の値を読み取り、その値をクロツク信号φ
（ただしＤフリツプフロツプ８，９ではそれぞれ
Q2，Q1）の次の立下り時刻まで保持する。
すなわち、まずＤフリツプフロツプ６において
は、上述したようにリセツト信号によつてQ1
が「１」に、一方1が「０」に初期設定される。
したがつてクロツク信号φの次の立下り時におい
て、該フリツプフロツプはD1すなわち1の値を
読み取つてQ1が「０」に、一方1が「１」に設
定される。更に次の立下り時においては、そのと
きの1の値を読み取つてQ1が「１」に、一方1
が「０」に設定され、以下同様のサイクルを繰返
す（第４図のQ1参照）。
は、上述したようにリセツト信号によつてQ1
が「１」に、一方1が「０」に初期設定される。
したがつてクロツク信号φの次の立下り時におい
て、該フリツプフロツプはD1すなわち1の値を
読み取つてQ1が「０」に、一方1が「１」に設
定される。更に次の立下り時においては、そのと
きの1の値を読み取つてQ1が「１」に、一方1
が「０」に設定され、以下同様のサイクルを繰返
す（第４図のQ1参照）。
次いで第３図における各アンドゲート７１，７
２，７３の出力ａ，ｂ，ｃはそれぞれQ1，Q2の
論理積、1，Q5の論理積、1，2，Q3の論理
積であつて第４図のａ，ｂ，ｃで示される波形と
なる。またこれらａ，ｂ，ｃおよびQ4をノアゲ
ート７４を通してえられるデータ入力D2は第４
図のD2で示される波形となる。
２，７３の出力ａ，ｂ，ｃはそれぞれQ1，Q2の
論理積、1，Q5の論理積、1，2，Q3の論理
積であつて第４図のａ，ｂ，ｃで示される波形と
なる。またこれらａ，ｂ，ｃおよびQ4をノアゲ
ート７４を通してえられるデータ入力D2は第４
図のD2で示される波形となる。
したがつてＤフリツプフロツプ７においては、
リセツト信号によつてQ2が「０」に、一方2
が「１」に初期設定された後、クロツク信号φの
次の立下り時においてそのときのD2の値「１」
を読み取つてQ2が「１」となり2が「０」とな
る。そしてその次の立下り時においてもそのとき
のD2の値「１」を読み取つてQ2の値は（したが
つて2も）そのまま維持される。この場合図に
は示されていないが、上述の動作を行わせるに
は、D2の値が「１」から「０」に変化する前に
クロツク信号が立下る必要がある。
リセツト信号によつてQ2が「０」に、一方2
が「１」に初期設定された後、クロツク信号φの
次の立下り時においてそのときのD2の値「１」
を読み取つてQ2が「１」となり2が「０」とな
る。そしてその次の立下り時においてもそのとき
のD2の値「１」を読み取つてQ2の値は（したが
つて2も）そのまま維持される。この場合図に
は示されていないが、上述の動作を行わせるに
は、D2の値が「１」から「０」に変化する前に
クロツク信号が立下る必要がある。
そしてそれにつづくクロツク信号の立下り時に
おいて該フリツプフロツプ７は、そのときのD2
の値を読み取つてQ2が「０」に設定される。そ
して次の立下り時においてもそのときのD2の値
「０」を読み取つてQ2の値はそのまま維持され
る。この場合も、かかる動作を行わせるには、
D2の値が「０」から「１」に変化する前にクロ
ツク信号が立下る必要がある。以下同様にして
Q2の波形は第２図D2に示されるようになる。
おいて該フリツプフロツプ７は、そのときのD2
の値を読み取つてQ2が「０」に設定される。そ
して次の立下り時においてもそのときのD2の値
「０」を読み取つてQ2の値はそのまま維持され
る。この場合も、かかる動作を行わせるには、
D2の値が「０」から「１」に変化する前にクロ
ツク信号が立下る必要がある。以下同様にして
Q2の波形は第２図D2に示されるようになる。
更に各アンドゲートの出力ｉ，ｊ、各データ入
力D3，D4，D5および各フリツプフロツプ出力
Q3，Q4，Q5の各波形はそれぞれ第４図に示され
るとおりになり、その結果、該Q1乃至Q5によつ
て構成されるカウンタ出力は第４図最下行に示さ
れるとおりになる。なおＤフリツプフロツプ８に
入力されるクロツク信号はQ2，2であり、Ｄフ
リツプフロツプ９に入力されるクロツク信号は
Q1，1となつている。
力D3，D4，D5および各フリツプフロツプ出力
Q3，Q4，Q5の各波形はそれぞれ第４図に示され
るとおりになり、その結果、該Q1乃至Q5によつ
て構成されるカウンタ出力は第４図最下行に示さ
れるとおりになる。なおＤフリツプフロツプ８に
入力されるクロツク信号はQ2，2であり、Ｄフ
リツプフロツプ９に入力されるクロツク信号は
Q1，1となつている。
そして出力Q5はカウント数の10の桁を「１」
にするためのもので、カウント数が10、11、およ
び12のときに「１」となるものであり、一方出力
Q1乃至Q4を組合せて１の桁を表す。したがつて
Q1はカウント数が奇数のとき「１」となり、Q2
はカウント数が２、３、６、７、および12のとき
「１」となり、Q3はカウント数が４、５、６、７
のとき「１」となり、Q4はカウント数が８、９
のとき「１」となる。そしてカウント数が12まで
達したあと次のクロツクの立下りで１に戻る。
にするためのもので、カウント数が10、11、およ
び12のときに「１」となるものであり、一方出力
Q1乃至Q4を組合せて１の桁を表す。したがつて
Q1はカウント数が奇数のとき「１」となり、Q2
はカウント数が２、３、６、７、および12のとき
「１」となり、Q3はカウント数が４、５、６、７
のとき「１」となり、Q4はカウント数が８、９
のとき「１」となる。そしてカウント数が12まで
達したあと次のクロツクの立下りで１に戻る。
しかしながら上記従来例の回路においては、内
部ゲートおよび配線容量などで生ずるおくれが、
各Ｄフリツプフロツプに入力されるデータやクロ
ツク信号に影響し、データとクロツク信号との相
互間におけるタイミングの関係を狂わせたり、入
力されるデータに生ずるスパイクパルスを出力側
に取り込んだりしていくつかのクロツク信号立下
り時にＤフリツプフロツプの出力が誤つた値に設
定されるおそれがあるという問題点があつた。
部ゲートおよび配線容量などで生ずるおくれが、
各Ｄフリツプフロツプに入力されるデータやクロ
ツク信号に影響し、データとクロツク信号との相
互間におけるタイミングの関係を狂わせたり、入
力されるデータに生ずるスパイクパルスを出力側
に取り込んだりしていくつかのクロツク信号立下
り時にＤフリツプフロツプの出力が誤つた値に設
定されるおそれがあるという問題点があつた。
すなわちその誤動作の１つの態様が第５図に示
される。前にも述べたように上記従来例の回路が
正しく動作するためには、Ｄフリツプフロツプに
入力されるクロツク信号立下り時にそのＤフリツ
プフロツプに入力されるデータの値も変化する場
合、必ずデータの値が変化する前にクロツクが立
下り、その変化前のデータを読取る必要がある。
される。前にも述べたように上記従来例の回路が
正しく動作するためには、Ｄフリツプフロツプに
入力されるクロツク信号立下り時にそのＤフリツ
プフロツプに入力されるデータの値も変化する場
合、必ずデータの値が変化する前にクロツクが立
下り、その変化前のデータを読取る必要がある。
しかしながら上述したようにフリツプフロツプ
９においては、クロツク信号としてフリツプフロ
ツプ６の出力Q1，1を用いており、該クロツク
信号Q1，1が配線容量などにより生ずるおくれ
はかなり大きいものとなり、これに比べて入力デ
ータD4となるノア回路９１の出力（2＋3＝
Q2・Q3）の伝播速度の方が早いため、例えば第
５図のtAで示す時点においてデータD4が「１」か
ら「０」へ変化した後にクロツク信号であるQ1
が立下ることとなり、そのような場合には第５図
のＡ点に示されるように出力Q4が「１」となら
ず「０」に設定されてしまいその結果カウント数
７の次が０となり誤動作となる。
９においては、クロツク信号としてフリツプフロ
ツプ６の出力Q1，1を用いており、該クロツク
信号Q1，1が配線容量などにより生ずるおくれ
はかなり大きいものとなり、これに比べて入力デ
ータD4となるノア回路９１の出力（2＋3＝
Q2・Q3）の伝播速度の方が早いため、例えば第
５図のtAで示す時点においてデータD4が「１」か
ら「０」へ変化した後にクロツク信号であるQ1
が立下ることとなり、そのような場合には第５図
のＡ点に示されるように出力Q4が「１」となら
ず「０」に設定されてしまいその結果カウント数
７の次が０となり誤動作となる。
更にその誤動作の他の態様が第６図に示され
る。この誤動作の態様はフリツプフロツプ８のク
ロツク信号およびデータ相互間のタイミングが原
因となるもので、該フリツプフロツプ８の入力デ
ータD3は（5＋3）となるが、いま仮に、第６
図のtBで示される時点においてQ5の立下りとQ3
の立上りとの間に時間的なずれが生ずると、該デ
ータD3には第６図のＰで示すようなスパイクパ
ルスを生ずることになる。
る。この誤動作の態様はフリツプフロツプ８のク
ロツク信号およびデータ相互間のタイミングが原
因となるもので、該フリツプフロツプ８の入力デ
ータD3は（5＋3）となるが、いま仮に、第６
図のtBで示される時点においてQ5の立下りとQ3
の立上りとの間に時間的なずれが生ずると、該デ
ータD3には第６図のＰで示すようなスパイクパ
ルスを生ずることになる。
一方該フリツプフロツプ８においてはクロツク
信号としてフリツプフロツプ７の出力Q2，2を
用いており、該クロツク信号が配線容量などによ
り生ずるおくれがかなり大きく、上記データD3
に生ずるスパイクパルスＰの発生後にクロツク信
号Q2が立下るため、該フリツプフロツプ８は第
６図のＢで示すようにこのスパイクパルスを読み
取つてしまい出力Q3が「１」に設定されてしま
い、その結果カウント数12の次が５となり、これ
また誤動作となる。
信号としてフリツプフロツプ７の出力Q2，2を
用いており、該クロツク信号が配線容量などによ
り生ずるおくれがかなり大きく、上記データD3
に生ずるスパイクパルスＰの発生後にクロツク信
号Q2が立下るため、該フリツプフロツプ８は第
６図のＢで示すようにこのスパイクパルスを読み
取つてしまい出力Q3が「１」に設定されてしま
い、その結果カウント数12の次が５となり、これ
また誤動作となる。
本発明にかかる問題点を解決するためになされ
たもので、いかなる状態においてもクロツク信号
とデータとの相互の時間関係に狂いを生ずること
がなく、各フリツプフロツプが、各クロツク立下
り時において、誤つたデータ（スパイクパルスを
含む）にもとづいてその出力側が誤つた値に設定
されることを確実に防止し、デイジタル時計IC
として致命的となる誤動作を解消するようにした
ものである。
たもので、いかなる状態においてもクロツク信号
とデータとの相互の時間関係に狂いを生ずること
がなく、各フリツプフロツプが、各クロツク立下
り時において、誤つたデータ（スパイクパルスを
含む）にもとづいてその出力側が誤つた値に設定
されることを確実に防止し、デイジタル時計IC
として致命的となる誤動作を解消するようにした
ものである。
本発明によれば、第１のＤフリツプフロツプ１
乃至第５のＤフリツプフロツプ５をそなえ、該第
１のＤフリツプフロツプ１はクロツク入力端子、
セツト端子、データ入力端子、および出力端子を
有し、 該第２のＤフリツプフロツプ２乃至第５のＤフ
リツプフロツプ５は各々、クロツク入力端子、リ
セツト端子、データ入力端子、および出力端子を
有し、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５の各々が有するクロツク入力端
子には各々クロツク発生回路からのクロツク信号
（CK）が直接に供給され、 該第１のＤフリツプフロツプ１のデータ入力端
子には、該第１のＤフリツプフロツプ１の反転出
力が入力され、 該第２のＤフリツプフロツプ２のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第２のＤフリツプフロツプ２の反転出力と該第
３のＤフリツプフロツプ３の出力との論理積と、
該第４のＤフリツプフロツプ４の出力との反転論
理和として得られる信号が入力され、 該第３のＤフリツプフロツプ３のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の反転出力との論理積と、
該第１のＤフリツプフロツプ１の反転出力と該第
２のＤフリツプフロツプ２の出力と該第３のＤフ
リツプフロツプ３の出力との論理積と、該第２の
Ｄフリツプフロツプ２の反転出力と該第３のＤフ
リツプフロツプ３の出力との論理積との論理和と
して得られる信号が入力され、 該第４のＤフリツプフロツプ４のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の出力との論理積と、該第
１のＤフリツプフロツプ１の反転出力と該第４の
Ｄフリツプフロツプ４の出力との論理積との論理
和として得られる信号が入力され、 該第５のＤフリツプフロツプ５のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第４のＤフリツプフロツプ４の出力との論理積
と、該第２のＤフリツプフロツプ２の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
との論理和として得られる信号が入力され、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５は、各々該クロツク信号の立ち
下がり時刻毎に該データ入力端子に入力される入
力信号値を読み取り、該入力信号値を該クロツク
信号の次の立ち下がり時刻まで保持するように構
成し、 該第１のＤフリツプフロツプ１乃至該第４のＤ
フリツプフロツプ４の各出力端子からの２進出力
によつて１から９までがカウントされ、該第５の
Ｄフリツプフロツプ５の出力端子からの２進出力
によつて10の桁がカウントされ、それらを組合せ
て１から12までのカウント数が繰返しカウントさ
れるように構成されることを特徴とする12進カウ
ンタ回路が提供される。
乃至第５のＤフリツプフロツプ５をそなえ、該第
１のＤフリツプフロツプ１はクロツク入力端子、
セツト端子、データ入力端子、および出力端子を
有し、 該第２のＤフリツプフロツプ２乃至第５のＤフ
リツプフロツプ５は各々、クロツク入力端子、リ
セツト端子、データ入力端子、および出力端子を
有し、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５の各々が有するクロツク入力端
子には各々クロツク発生回路からのクロツク信号
（CK）が直接に供給され、 該第１のＤフリツプフロツプ１のデータ入力端
子には、該第１のＤフリツプフロツプ１の反転出
力が入力され、 該第２のＤフリツプフロツプ２のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第２のＤフリツプフロツプ２の反転出力と該第
３のＤフリツプフロツプ３の出力との論理積と、
該第４のＤフリツプフロツプ４の出力との反転論
理和として得られる信号が入力され、 該第３のＤフリツプフロツプ３のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の反転出力との論理積と、
該第１のＤフリツプフロツプ１の反転出力と該第
２のＤフリツプフロツプ２の出力と該第３のＤフ
リツプフロツプ３の出力との論理積と、該第２の
Ｄフリツプフロツプ２の反転出力と該第３のＤフ
リツプフロツプ３の出力との論理積との論理和と
して得られる信号が入力され、 該第４のＤフリツプフロツプ４のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の出力との論理積と、該第
１のＤフリツプフロツプ１の反転出力と該第４の
Ｄフリツプフロツプ４の出力との論理積との論理
和として得られる信号が入力され、 該第５のＤフリツプフロツプ５のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第４のＤフリツプフロツプ４の出力との論理積
と、該第２のＤフリツプフロツプ２の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
との論理和として得られる信号が入力され、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５は、各々該クロツク信号の立ち
下がり時刻毎に該データ入力端子に入力される入
力信号値を読み取り、該入力信号値を該クロツク
信号の次の立ち下がり時刻まで保持するように構
成し、 該第１のＤフリツプフロツプ１乃至該第４のＤ
フリツプフロツプ４の各出力端子からの２進出力
によつて１から９までがカウントされ、該第５の
Ｄフリツプフロツプ５の出力端子からの２進出力
によつて10の桁がカウントされ、それらを組合せ
て１から12までのカウント数が繰返しカウントさ
れるように構成されることを特徴とする12進カウ
ンタ回路が提供される。
上記構成によれば、各Ｄフリツプフロツプは、
該フリツプフロツプにクロツク発生回路から入力
されるクロツク信号の立下り時刻毎に、その時点
でそれぞれのデータ入力端子に入力される入力信
号の値を読み取り、その値をクロツク信号の次の
立下り時刻まで保持する。
該フリツプフロツプにクロツク発生回路から入力
されるクロツク信号の立下り時刻毎に、その時点
でそれぞれのデータ入力端子に入力される入力信
号の値を読み取り、その値をクロツク信号の次の
立下り時刻まで保持する。
その場合、各フリツプフロツプに供給されるク
ロツク信号がすべてクロツク発生回路から必要に
応じてインバータを介するのみで共通的に直接供
給されており、該クロツク信号をもとにして各Ｄ
フリツプフロツプに入力されるデータの値が決定
されるため、該クロツクの立下り時刻のおくれに
よつて誤つたデータ入力が出力側に設定されるこ
とを確実に防止する。
ロツク信号がすべてクロツク発生回路から必要に
応じてインバータを介するのみで共通的に直接供
給されており、該クロツク信号をもとにして各Ｄ
フリツプフロツプに入力されるデータの値が決定
されるため、該クロツクの立下り時刻のおくれに
よつて誤つたデータ入力が出力側に設定されるこ
とを確実に防止する。
第１図は本発明にかかる12進カウンタ回路の１
実施例を示すもので、１，２，３，４、および５
はそれぞれＤフリツプフロツプで、各フリツプフ
ロツプには、クロツク発生回路からのクロツク信
号CKがインバータ１１および１２を通して供給
されるクロツク入力端子Ｃと、該クロツク信号
CKがインバータ１１を通して反転されて供給さ
れるクロツク入力端子とを有し、各Ｄフリツプ
フロツプはいずれもかかるクロツク信号をもとに
してその動作が規定される。
実施例を示すもので、１，２，３，４、および５
はそれぞれＤフリツプフロツプで、各フリツプフ
ロツプには、クロツク発生回路からのクロツク信
号CKがインバータ１１および１２を通して供給
されるクロツク入力端子Ｃと、該クロツク信号
CKがインバータ１１を通して反転されて供給さ
れるクロツク入力端子とを有し、各Ｄフリツプ
フロツプはいずれもかかるクロツク信号をもとに
してその動作が規定される。
更にＤフリツプフロツプ１には、セツト端子
Ｓ、データ入力端子D1、出力端子Q1，1を有
し、Ｄフリツプフロツプ２には、リセツト端子
Ｒ、データ入力端子D2、出力端子Q2，2を有
し、Ｄフリツプフロツプ３には、リセツト端子
Ｒ、データ入力端子D3、出力端子Q3，3を有
し、Ｄフリツプフロツプ４には、リセツト端子
Ｒ、データ入力端子D4、出力端子Q4を有し、Ｄ
フリツプフロツプ５には、リセツト端子、デー
タ入力端子D5、出力端子Q5を有する。
Ｓ、データ入力端子D1、出力端子Q1，1を有
し、Ｄフリツプフロツプ２には、リセツト端子
Ｒ、データ入力端子D2、出力端子Q2，2を有
し、Ｄフリツプフロツプ３には、リセツト端子
Ｒ、データ入力端子D3、出力端子Q3，3を有
し、Ｄフリツプフロツプ４には、リセツト端子
Ｒ、データ入力端子D4、出力端子Q4を有し、Ｄ
フリツプフロツプ５には、リセツト端子、デー
タ入力端子D5、出力端子Q5を有する。
そしてＤフリツプフロツプ１のデータ入力端子
D1には端子1からの出力が入力される。
D1には端子1からの出力が入力される。
またＤフリツプフロツプ２のデータ入力端子
D2には、アンドゲート２１の出力ａ（Q1，Q2の論
理積）、アンドゲート２２の出力ｂ（1，Q5の論
理積）、アンドゲート２３の出力ｃ（1，2、お
よびQ3の論理積）、およびQ4をノアゲート２４を
通してえられた信号（すなわち＋＋＋4）
が入力される。
D2には、アンドゲート２１の出力ａ（Q1，Q2の論
理積）、アンドゲート２２の出力ｂ（1，Q5の論
理積）、アンドゲート２３の出力ｃ（1，2、お
よびQ3の論理積）、およびQ4をノアゲート２４を
通してえられた信号（すなわち＋＋＋4）
が入力される。
またＤフリツプフロツプ３のデータ入力端子
D3にはアンドゲート３１の出力ｄ（Q1，Q2、およ
び3の論理積）、アンドゲート３２の出力ｅ（
１，Q2、およびQ3の論理積）、およびアンドゲー
ト３３の出力ｆ（2，Q3の論理積）をノアゲー
ト３４およびインバータ３５を通してえられた信
号（すなわちｄ＋ｅ＋ｆ）が入力される。
D3にはアンドゲート３１の出力ｄ（Q1，Q2、およ
び3の論理積）、アンドゲート３２の出力ｅ（
１，Q2、およびQ3の論理積）、およびアンドゲー
ト３３の出力ｆ（2，Q3の論理積）をノアゲー
ト３４およびインバータ３５を通してえられた信
号（すなわちｄ＋ｅ＋ｆ）が入力される。
またＤフリツプフロツプ４のデータ入力端子
D4にはアンドゲート４１の出力ｇ（Q1，Q2、およ
びQ3の論理積）、およびアンドゲート４２の出力
ｈ（1，Q4の論理積）をノアゲート４３および
インバータ４４を通してえられた信号（すなわち
ｇ＋ｈ）が入力される。
D4にはアンドゲート４１の出力ｇ（Q1，Q2、およ
びQ3の論理積）、およびアンドゲート４２の出力
ｈ（1，Q4の論理積）をノアゲート４３および
インバータ４４を通してえられた信号（すなわち
ｇ＋ｈ）が入力される。
更にＤフリツプフロツプ５のデータ入力端子
D5にはアンドゲート５１の出力ｉ（Q1，Q4の論理
積）、およびアンドゲート５２の出力ｊ（2，Q5
の論理積）をノアゲート５３およびインバータ５
４を通してえられた信号（すなわちｉ＋ｊ）が入
力される。
D5にはアンドゲート５１の出力ｉ（Q1，Q4の論理
積）、およびアンドゲート５２の出力ｊ（2，Q5
の論理積）をノアゲート５３およびインバータ５
４を通してえられた信号（すなわちｉ＋ｊ）が入
力される。
本発明にかかる12進カウンタ回路は上述したよ
うな構成からなり、各Ｄフリツプフロツプからえ
られる出力Q1，Q2，Q3，Q4、およびQ5を組合せ
ることにより、クロツク信号CKが入力される毎
に（本実施例では逐次入力されるクロツク信号
CKの立下り毎に）、その出力側のカウント数とし
て１、２、３…12を繰返すことになる。なおその
場合Q5がハイレベルであれば10の桁が「１」で
あることを示し、また１の桁の各数（すなわち０
〜９）はQ1，Q2，Q3，Q4の各出力（２進数で表
される）を組合せることによりえられるもので、
かかる点では上記従来例のものと同様である。
うな構成からなり、各Ｄフリツプフロツプからえ
られる出力Q1，Q2，Q3，Q4、およびQ5を組合せ
ることにより、クロツク信号CKが入力される毎
に（本実施例では逐次入力されるクロツク信号
CKの立下り毎に）、その出力側のカウント数とし
て１、２、３…12を繰返すことになる。なおその
場合Q5がハイレベルであれば10の桁が「１」で
あることを示し、また１の桁の各数（すなわち０
〜９）はQ1，Q2，Q3，Q4の各出力（２進数で表
される）を組合せることによりえられるもので、
かかる点では上記従来例のものと同様である。
次に第２図は、第１図の回路の動作をタイミン
グチヤートで示す図であつて、先ずリセツト信号
Ｒがハイレベルになることによつて、Ｄフリツプ
フロツプ１においては該リセツト信号がセツト
端子に供給されてQ1がハイレベル（「１」）に
初期設定され、他のＤフリツプフロツプ２乃至５
においては該リセツト信号がリセツト端子に
供給されてQ2乃至Q5がローレベル（「０」）に初
期設定される。
グチヤートで示す図であつて、先ずリセツト信号
Ｒがハイレベルになることによつて、Ｄフリツプ
フロツプ１においては該リセツト信号がセツト
端子に供給されてQ1がハイレベル（「１」）に
初期設定され、他のＤフリツプフロツプ２乃至５
においては該リセツト信号がリセツト端子に
供給されてQ2乃至Q5がローレベル（「０」）に初
期設定される。
その後、各Ｄフリツプフロツプにおいてはクロ
ツク信号CKの立下り時刻毎に、その時点でそれ
ぞれのデータ入力端子に入力される入力信号の値
を読み取り、その値をクロツク信号CKの次の立
下り時刻まで保持する。
ツク信号CKの立下り時刻毎に、その時点でそれ
ぞれのデータ入力端子に入力される入力信号の値
を読み取り、その値をクロツク信号CKの次の立
下り時刻まで保持する。
すなわちまずＤフリツプフロツプ１において
は、上述したようにリセツト信号ＲによつてQ1
が「１」に、一方1が「０」に初期設定される。
したがつてクロツク信号CKの次の立下り時にお
いて、該フリツプフロツプはD1すなわち1の値
を読み取つてQ1が「０」に、一方1が「１」に
説定される。更に次の立下り時においては、その
ときの1の値を読み取つてQ1が「１」に一方1
が「０」に設定され、以下同様のサイクルを繰返
す。（第２図のQ1参照）。
は、上述したようにリセツト信号ＲによつてQ1
が「１」に、一方1が「０」に初期設定される。
したがつてクロツク信号CKの次の立下り時にお
いて、該フリツプフロツプはD1すなわち1の値
を読み取つてQ1が「０」に、一方1が「１」に
説定される。更に次の立下り時においては、その
ときの1の値を読み取つてQ1が「１」に一方1
が「０」に設定され、以下同様のサイクルを繰返
す。（第２図のQ1参照）。
次いで第１図における各アンドゲート２１，２
２，２３の出力ａ，ｂ，ｃはそれぞれQ1，Q2の
論理積、1，Q5の論理積、1，2，Q3の論理
積であつて、第２図のａ，ｂ，ｃで示される波形
となる。またこれらａ，ｂ，ｃおよびQ4をノア
ゲート２４を通してえられるデータ入力D2は第
２図のD2で示される波形となる。
２，２３の出力ａ，ｂ，ｃはそれぞれQ1，Q2の
論理積、1，Q5の論理積、1，2，Q3の論理
積であつて、第２図のａ，ｂ，ｃで示される波形
となる。またこれらａ，ｂ，ｃおよびQ4をノア
ゲート２４を通してえられるデータ入力D2は第
２図のD2で示される波形となる。
したがつてＤフリツプフロツプ２においては、
リセツト信号によつてQ2が「０」に、一方2
が「１」に初期設定された後、クロツク信号CK
の次の立下り時においてそのときのD2の値「１」
を読み取つてQ2が「１」となり2が「０」とな
る。そしてその次の立下り時においてもそのとき
のD2の値「１」を読み取つてQ2の値は（したが
つて2も）そのまま維持される。この場合第２
図においてはクロツク信号CKの立下りとD2の値
の「１」が「０」への変化とが同時であるように
示されているが、実際にはクロツク信号の値をも
とにしてそれぞれのデータの値が決定されるた
め、その間には若干の時間的なずれ存在し、クロ
ツク信号の立下り時には未だD2の値は必ず「１」
になつており、Q2が誤つて「０」に設定される
ことはない。
リセツト信号によつてQ2が「０」に、一方2
が「１」に初期設定された後、クロツク信号CK
の次の立下り時においてそのときのD2の値「１」
を読み取つてQ2が「１」となり2が「０」とな
る。そしてその次の立下り時においてもそのとき
のD2の値「１」を読み取つてQ2の値は（したが
つて2も）そのまま維持される。この場合第２
図においてはクロツク信号CKの立下りとD2の値
の「１」が「０」への変化とが同時であるように
示されているが、実際にはクロツク信号の値をも
とにしてそれぞれのデータの値が決定されるた
め、その間には若干の時間的なずれ存在し、クロ
ツク信号の立下り時には未だD2の値は必ず「１」
になつており、Q2が誤つて「０」に設定される
ことはない。
そしてそれにつづくクロツク信号の立下り時に
おいて、該フリツプフロツプ２は、そのときの
D2の値を読み取つてQ2が「０」に設定される。
この時、仮に、該D2に図示されるようなスパイ
クパルスＰ（このようなパルスは第２図における
ａが「１」から「０」に変化する時点からおくれ
てｃが「０」から「１」に変化する場合に生ず
る）が生じたとしても、上述したようにかかるス
パイクパルスＰはクロツク信号の立下り後時間的
に若干おくれて発生するため、クロツク信号の立
下り時にかかるスパイクパルスＰをとり込んで
Q2が誤つて「１」に設定されることはない。そ
して次の立下り時においてもそのときのD2の値
「０」を読み取つてQ2の値はそのまま維持され
る。この場合も、正確にはクロツク信号の立下り
後若干おくれてD2が「０」から「１」に変化す
るためQ2が誤つて「１」に設定されることはな
い。以下同様にしてQ2の波形は第２図Q2に示さ
れるようになる。
おいて、該フリツプフロツプ２は、そのときの
D2の値を読み取つてQ2が「０」に設定される。
この時、仮に、該D2に図示されるようなスパイ
クパルスＰ（このようなパルスは第２図における
ａが「１」から「０」に変化する時点からおくれ
てｃが「０」から「１」に変化する場合に生ず
る）が生じたとしても、上述したようにかかるス
パイクパルスＰはクロツク信号の立下り後時間的
に若干おくれて発生するため、クロツク信号の立
下り時にかかるスパイクパルスＰをとり込んで
Q2が誤つて「１」に設定されることはない。そ
して次の立下り時においてもそのときのD2の値
「０」を読み取つてQ2の値はそのまま維持され
る。この場合も、正確にはクロツク信号の立下り
後若干おくれてD2が「０」から「１」に変化す
るためQ2が誤つて「１」に設定されることはな
い。以下同様にしてQ2の波形は第２図Q2に示さ
れるようになる。
更に各アンドゲートの出力ｄ，ｅ，ｆ，ｇ，
ｈ，ｉ，ｊ、各データ入力D3，D4，D5、および
各フリツプフロツプ出力Q3，Q4，Q5の各波形は
それぞれ第２図に示されるとおりになり、その結
果カ該Q1乃至Q5によつて構成されるカウント出
力は第２図最下行に示されるとおりになる。
ｈ，ｉ，ｊ、各データ入力D3，D4，D5、および
各フリツプフロツプ出力Q3，Q4，Q5の各波形は
それぞれ第２図に示されるとおりになり、その結
果カ該Q1乃至Q5によつて構成されるカウント出
力は第２図最下行に示されるとおりになる。
すなわち出力Q5はカウント数の10の桁を「１」
にするためのもので、カウント数が10、11、およ
び12のときに「１」となるものであり、出力Q1
乃至Q4の組合せで１の桁を表す。したがつてQ1
はカウント数が奇数のとき「１」となり、Q2は
カウント数が２、３、６、７、および12のとき
「１」となり、Q3はカウント数が４、５、６、７
のとき「１」となり、Q4はカウント数が８、９
のとき「１」となる。そしてカウント数が12まで
達したあと１に戻る。
にするためのもので、カウント数が10、11、およ
び12のときに「１」となるものであり、出力Q1
乃至Q4の組合せで１の桁を表す。したがつてQ1
はカウント数が奇数のとき「１」となり、Q2は
カウント数が２、３、６、７、および12のとき
「１」となり、Q3はカウント数が４、５、６、７
のとき「１」となり、Q4はカウント数が８、９
のとき「１」となる。そしてカウント数が12まで
達したあと１に戻る。
そして本発明のカウンタ回路においては、各Ｄ
フリツプフロツプ１乃至５に供給されるクロツク
信号CKがすべてクロツク発生回路から必要に応
じてインバータを介するのみで直接供給される所
謂シンクロナス方式とされ、該クロツク信号をも
とにして各Ｄフリツプフロツプに入力されるデー
タの値が決定されるため、上記従来例のように内
部ゲートおよび配線容量などによりおくらされた
クロツク信号にもとづいて、Ｄフリツプフロツプ
の出力設定時のタイミングが狂つたり、入力され
るデータに生ずるスパイクパルスを出力側に取り
込んだりして、各Ｄフリツプフロツプの出力が誤
つた値に設定されることを確実に防止しており、
誤動作のおそれがないデイジタル時計用12進カウ
ンタ回路（すなわち１から12までカウントし再び
１からカウントを繰返す回路）を実現することが
できる。
フリツプフロツプ１乃至５に供給されるクロツク
信号CKがすべてクロツク発生回路から必要に応
じてインバータを介するのみで直接供給される所
謂シンクロナス方式とされ、該クロツク信号をも
とにして各Ｄフリツプフロツプに入力されるデー
タの値が決定されるため、上記従来例のように内
部ゲートおよび配線容量などによりおくらされた
クロツク信号にもとづいて、Ｄフリツプフロツプ
の出力設定時のタイミングが狂つたり、入力され
るデータに生ずるスパイクパルスを出力側に取り
込んだりして、各Ｄフリツプフロツプの出力が誤
つた値に設定されることを確実に防止しており、
誤動作のおそれがないデイジタル時計用12進カウ
ンタ回路（すなわち１から12までカウントし再び
１からカウントを繰返す回路）を実現することが
できる。
本発明によれば、いかなる状態においても、ク
ロツク信号と入力データとの相互の時間関係に狂
いを生ずることがなく、各Ｄフリツプフロツプ
が、クロツク信号の各立下り時刻において誤つた
データ（スパイクパルスを含む）を読みとつて誤
動作するようなおそれのない、デイジタル時計用
として好適な12進カウンタ回路がえられる。
ロツク信号と入力データとの相互の時間関係に狂
いを生ずることがなく、各Ｄフリツプフロツプ
が、クロツク信号の各立下り時刻において誤つた
データ（スパイクパルスを含む）を読みとつて誤
動作するようなおそれのない、デイジタル時計用
として好適な12進カウンタ回路がえられる。
第１図は、本発明の１実施例としての12進カウ
ンタ回路の構成を示す回路図、第２図は、第１図
の回路の動作をタイミングチヤートで示す図、第
３図は、この種の12進カウンタ回路の従来例を示
す図、第４図は、第３図の回路が正常動作した場
合についてのタイミングチヤートを示す図、第５
図および第６図は、それぞれ第３図の回路が誤動
作した場合についてのタイミングチヤートを示す
図である。 （符号の説明）、１，２，３，４，５……Ｄフ
リツプフロツプ、２１，２２，２３，３１，３
２，３３，４１，４２，５１，５２……アンドゲ
ート、２４，３４，４３，５３……ノアゲート、
１１，１２，３５，４４，５４……インバータ、
６，７，８，９，１０……Ｄフリツプフロツプ、
７１，７２，７３，１０１，１０２……アンドゲ
ート、７４，８１，９１，１０３……ノアゲー
ト、６１，６２，１０４……インバータ。
ンタ回路の構成を示す回路図、第２図は、第１図
の回路の動作をタイミングチヤートで示す図、第
３図は、この種の12進カウンタ回路の従来例を示
す図、第４図は、第３図の回路が正常動作した場
合についてのタイミングチヤートを示す図、第５
図および第６図は、それぞれ第３図の回路が誤動
作した場合についてのタイミングチヤートを示す
図である。 （符号の説明）、１，２，３，４，５……Ｄフ
リツプフロツプ、２１，２２，２３，３１，３
２，３３，４１，４２，５１，５２……アンドゲ
ート、２４，３４，４３，５３……ノアゲート、
１１，１２，３５，４４，５４……インバータ、
６，７，８，９，１０……Ｄフリツプフロツプ、
７１，７２，７３，１０１，１０２……アンドゲ
ート、７４，８１，９１，１０３……ノアゲー
ト、６１，６２，１０４……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５をそなえ、該第１のＤフリツプ
フロツプ１はクロツク入力端子、セツト端子、デ
ータ入力端子、および出力端子を有し、 該第２のＤフリツプフロツプ２乃至第５のＤフ
リツプフロツプ５は各々、クロツク入力端子、リ
セツト端子、データ入力端子、および出力端子を
有し、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５の各々が有するクロツク入力端
子には各々クロツク発生回路からのクロツク信号
（CK）が直接に供給され、 該第１のＤフリツプフロツプ１のデータ入力端
子には、該第１のＤフリツプフロツプ１の反転出
力が入力され、 該第２のＤフリツプフロツプ２のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
と、該第１のＤフリツプフロツプ１の反転出力と
該第２のＤフリツプフロツプ２の反転出力と該第
３のＤフリツプフロツプ３の出力との論理積と、
該第４のＤフリツプフロツプ４の出力との反転論
理和として得られる信号が入力され、 該第３のＤフリツプフロツプ３のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の反転出力との論理積と、
該第１のＤフリツプフロツプ１の反転出力と該第
２のＤフリツプフロツプ２の出力と該第３のＤフ
リツプフロツプ３の出力との論理積と、該第２の
Ｄフリツプフロツプ２の反転出力と該第３のＤフ
リツプフロツプ３の出力との論理積との論理和と
して得られる信号が入力され、 該第４のＤフリツプフロツプ４のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第２のＤフリツプフロツプ２の出力と該第３の
Ｄフリツプフロツプ３の出力との論理積と、該第
１のＤフリツプフロツプ１の反転出力と該第４の
Ｄフリツプフロツプ４の出力との論理積との論理
和として得られる信号が入力され、 該第５のＤフリツプフロツプ５のデータ入力端
子には、該第１のＤフリツプフロツプ１の出力と
該第４のＤフリツプフロツプ４の出力との論理積
と、該第２のＤフリツプフロツプ２の反転出力と
該第５のＤフリツプフロツプ５の出力との論理積
との論理和として得られる信号が入力され、 該第１のＤフリツプフロツプ１乃至第５のＤフ
リツプフロツプ５は、各々該クロツク信号の立ち
下がり時刻毎に該データ入力端子に入力される入
力信号値を読み取り、該入力信号値を該クロツク
信号の次の立ち下がり時刻まで保持するように構
成し、 該第１のＤフリツプフロツプ１乃至該第４のＤ
フリツプフロツプ４の各出力端子からの２進出力
によつて１から９までがカウントされ、該第５の
Ｄフリツプフロツプ５の出力端子からの２進出力
によつて10の桁がカウントされ、それらを組合せ
て１から12までのカウント数が繰返しカウントさ
れるように構成されることを特徴とする12進カウ
ンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23744084A JPS61117923A (ja) | 1984-11-13 | 1984-11-13 | １２進カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23744084A JPS61117923A (ja) | 1984-11-13 | 1984-11-13 | １２進カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117923A JPS61117923A (ja) | 1986-06-05 |
| JPH0342814B2 true JPH0342814B2 (ja) | 1991-06-28 |
Family
ID=17015386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23744084A Granted JPS61117923A (ja) | 1984-11-13 | 1984-11-13 | １２進カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117923A (ja) |
-
1984
- 1984-11-13 JP JP23744084A patent/JPS61117923A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117923A (ja) | 1986-06-05 |
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