JPH0349211B2 - - Google Patents
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- Publication number
- JPH0349211B2 JPH0349211B2 JP58035883A JP3588383A JPH0349211B2 JP H0349211 B2 JPH0349211 B2 JP H0349211B2 JP 58035883 A JP58035883 A JP 58035883A JP 3588383 A JP3588383 A JP 3588383A JP H0349211 B2 JPH0349211 B2 JP H0349211B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- gate width
- fets
- fet1
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 2
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- 101100383179 Arabidopsis thaliana CDS5 gene Proteins 0.000 description 1
- 101000980996 Arabidopsis thaliana Phosphatidate cytidylyltransferase 3 Proteins 0.000 description 1
- 101000623713 Homo sapiens Motile sperm domain-containing protein 3 Proteins 0.000 description 1
- 102100023091 Motile sperm domain-containing protein 3 Human genes 0.000 description 1
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- 101710178746 Phosphatidate cytidylyltransferase 2 Proteins 0.000 description 1
- 101150058910 RDS1 gene Proteins 0.000 description 1
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- 101100140267 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RDS2 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、FETスイツチにおいて広帯域化を
図つた広帯域FETスイツチに関するものである。
図つた広帯域FETスイツチに関するものである。
第１図は、従来から用いられているFETスイ
ツチ回路で、スイツチ回路SWとバツフア回路に
より構成されている。
ツチ回路で、スイツチ回路SWとバツフア回路に
より構成されている。
このスイツチ回路SWは、直列に接続した２つ
FET１，FET２と、FET１，FET２の接続点と
アース間に接続されたFET３により構成されて
いる。
FET１，FET２と、FET１，FET２の接続点と
アース間に接続されたFET３により構成されて
いる。
又バツフア回路BUFはFET４，FET５のソー
スフオロア回路により構成されている。
スフオロア回路により構成されている。
動作について説明すると、入力端子INから入
力信号が入力し、端子Ｔ１，Ｔ２に夫々逆相のコ
ントロール信号が入力する。
力信号が入力し、端子Ｔ１，Ｔ２に夫々逆相のコ
ントロール信号が入力する。
つまり、入力信号を通す時には、端子Ｔ１にハ
イレベルのコントロール信号を、端子Ｔ２にはロ
ーレベルのコントロール信号を入力し、FET１，
FET２をオンとし、FET３をオフとする。これ
により入力信号がFET１，FET２を介してバツ
フア回路BUFに入力する。一方信号を遮断する
ときには、端子Ｔ１，Ｔ２に上記とは逆のレベル
のコントロール信号を入力し、FET１，FET２
をオフ、FET３をオンとする。
イレベルのコントロール信号を、端子Ｔ２にはロ
ーレベルのコントロール信号を入力し、FET１，
FET２をオンとし、FET３をオフとする。これ
により入力信号がFET１，FET２を介してバツ
フア回路BUFに入力する。一方信号を遮断する
ときには、端子Ｔ１，Ｔ２に上記とは逆のレベル
のコントロール信号を入力し、FET１，FET２
をオフ、FET３をオンとする。
ところで、バツフア回路は通過損失の低減、外
部回路との接続を容易にするため、入力インピー
ダンスの高いFETを用いているが、このFETの
ゲートソース間の容量CGSの影響により、帯域
か劣化するという欠点がある。このことを、第２
図の等化回路を用いて説明する。
部回路との接続を容易にするため、入力インピー
ダンスの高いFETを用いているが、このFETの
ゲートソース間の容量CGSの影響により、帯域
か劣化するという欠点がある。このことを、第２
図の等化回路を用いて説明する。
第２図は、第１図のスイツチ回路の等化回路で
ある。
ある。
図において、RDS１はFET１のチヤネル抵抗、
CDS１はFET１のドレイン−ソース間の容量、
CGS１はFET１のゲート−ソース間の容量、
RDS２はFET２のチヤネル抵抗、CDS２はFET
２のドレイン−ソース間の容量、CGS２はFET
２のゲート−ソース間の容量、CDS３はFET３
のドレイン−ソース間の容量、CGS４はFET４
のゲート−ソース間の容量、CDS５はFET５の
ドレイン−ソース間の容量、gmは相互コンダク
タンスである。これらのFETの容量及びコンダ
クタンスの値は、スイツチ回路を構成するFET
のゲート幅WG１又はバツフア回路を構成する
FETのゲート幅WG２に比例したものである。
CDS１はFET１のドレイン−ソース間の容量、
CGS１はFET１のゲート−ソース間の容量、
RDS２はFET２のチヤネル抵抗、CDS２はFET
２のドレイン−ソース間の容量、CGS２はFET
２のゲート−ソース間の容量、CDS３はFET３
のドレイン−ソース間の容量、CGS４はFET４
のゲート−ソース間の容量、CDS５はFET５の
ドレイン−ソース間の容量、gmは相互コンダク
タンスである。これらのFETの容量及びコンダ
クタンスの値は、スイツチ回路を構成するFET
のゲート幅WG１又はバツフア回路を構成する
FETのゲート幅WG２に比例したものである。
図にて示されるような回路構成において、
FET１とFET３で決まる入力側の帯域と、FET
２とFET４で決まる出力側の帯域が異なつた場
合、帯域の狭い一方の帯域が回路全体の帯域とし
て決まつてしまう。即ち、帯域の狭い一方の帯域
がその回路の帯域として支配的になつてしまい、
回路全体の帯域が狭くなつてしまう。
FET１とFET３で決まる入力側の帯域と、FET
２とFET４で決まる出力側の帯域が異なつた場
合、帯域の狭い一方の帯域が回路全体の帯域とし
て決まつてしまう。即ち、帯域の狭い一方の帯域
がその回路の帯域として支配的になつてしまい、
回路全体の帯域が狭くなつてしまう。
本発明はこのような欠点を除去し、帯域の広い
FETスイツチを提供することを目的とする。
FETスイツチを提供することを目的とする。
上記目的は、本発明によれば、ゲート幅が同じ
２つのFET（FET１，FET２）を直列に接続し、
該直列に接続されたゲート幅の同じFET（FET
１，FET２）の接続点とアース間に接続された
同じゲート幅のFET（FET３）から構成し、該直
列に接続されたFET（FET１，FET２）と直列
に接続されたFETの接続点とアース間に接続さ
れたFET（FET３）とは逆相のクロツクによつて
動作するFETスイツチ回路に、FETからなるソ
ースフオロア回路を接続したFETスイツチにお
いて、上記FETスイツチ回路を構成するFETの
ゲート幅WG１と上記ソースフオロア回路を構成
するFETのゲート幅WG２の比WG1／WG2を約
0.1に選定するようにした広帯域FETスイツチに
よつて達成される。
２つのFET（FET１，FET２）を直列に接続し、
該直列に接続されたゲート幅の同じFET（FET
１，FET２）の接続点とアース間に接続された
同じゲート幅のFET（FET３）から構成し、該直
列に接続されたFET（FET１，FET２）と直列
に接続されたFETの接続点とアース間に接続さ
れたFET（FET３）とは逆相のクロツクによつて
動作するFETスイツチ回路に、FETからなるソ
ースフオロア回路を接続したFETスイツチにお
いて、上記FETスイツチ回路を構成するFETの
ゲート幅WG１と上記ソースフオロア回路を構成
するFETのゲート幅WG２の比WG1／WG2を約
0.1に選定するようにした広帯域FETスイツチに
よつて達成される。
本発明においては、上記の点に鑑みて、スイツ
チ回路のFETのゲート幅と、バツフア回路の
FETのゲート幅をさまざま変化させ、帯域幅を
測定した。
チ回路のFETのゲート幅と、バツフア回路の
FETのゲート幅をさまざま変化させ、帯域幅を
測定した。
その結果を第３図に示す。
図において、横軸はスイツチ回路のゲート幅
（WG１），縦軸は帯域幅（ＧHz）を示す。また、
曲線WG２１は、バツフア回路のFETのゲート幅
を100μｍとした場合、曲線WG２２は同じく200μ
ｍとした場合、曲線WG２３は400μｍとした場合
である。
（WG１），縦軸は帯域幅（ＧHz）を示す。また、
曲線WG２１は、バツフア回路のFETのゲート幅
を100μｍとした場合、曲線WG２２は同じく200μ
ｍとした場合、曲線WG２３は400μｍとした場合
である。
図の如く、曲線WG２１，WG２２，WG２３
は放物線となり、それぞれ最大値が存在する。
は放物線となり、それぞれ最大値が存在する。
具体的には、曲線WG２１の場合はWG1が10μ
ｍの時最大となり、曲線WG２２の場合はWG１
が20μｍの時最大となり、曲線WG２３の場合は
WG１が40μｍの時最大となる。
ｍの時最大となり、曲線WG２２の場合はWG１
が20μｍの時最大となり、曲線WG２３の場合は
WG１が40μｍの時最大となる。
以上のことから、本発明では、スイツチ回路の
FETのゲート幅WG１とバツフア回路のFETの
ゲート幅幅WG２の比WG1／WG2を0.1に選ぶよ
うにした。
FETのゲート幅WG１とバツフア回路のFETの
ゲート幅幅WG２の比WG1／WG2を0.1に選ぶよ
うにした。
尚、ゲート製造のプロセス等によりWG1／
WG2の値を正確に0.1とする事は難しい。発明者
等の検討によれば、このWG1／WG2の値が0.1±
0.05程度の範囲におさめられれば、実用上問題な
くスイツチ回路を動作させられることが確認され
ている。
WG2の値を正確に0.1とする事は難しい。発明者
等の検討によれば、このWG1／WG2の値が0.1±
0.05程度の範囲におさめられれば、実用上問題な
くスイツチ回路を動作させられることが確認され
ている。
以上の如く、本発明によればFETのゲート幅
を最適値に設定するので、帯域幅を広くすること
ができる。
を最適値に設定するので、帯域幅を広くすること
ができる。
第１図は従来から用いられているFETスイツ
チ回路を示す図、第２図はその等価回路、第３図
はゲート幅と帯域との関係を示す図である。
チ回路を示す図、第２図はその等価回路、第３図
はゲート幅と帯域との関係を示す図である。
Claims (1)
- 【特許請求の範囲】 １ ゲート幅が同じ２つのFET（FET１，FET
２）を直列に接続し、該直列に接続されたゲート
幅の同じFET（FET１，FET２）の接続点とア
ース間に接続された同じゲート幅のFET（FET
３）から構成し、該直列に接続されたFET（FET
１，FET２）と直列に接続されたFETの接続点
とアース間に接続されたFET（FET３）とは逆相
のクロツクによつて動作するFETスイツチ回路
に、FETからなるソースフオロア回路を接続し
たFETスイツチにおいて、 上記FETスイツチ回路を構成するFETのゲー
ト幅WG１と上記ソースフオロア回路を構成する
FETのゲート幅WG２の比WG1／WG2を約0.1に
設定するようにしたことを特徴とする広帯域
FETスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035883A JPS59161918A (ja) | 1983-03-07 | 1983-03-07 | 広帯域ｆｅｔスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035883A JPS59161918A (ja) | 1983-03-07 | 1983-03-07 | 広帯域ｆｅｔスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161918A JPS59161918A (ja) | 1984-09-12 |
| JPH0349211B2 true JPH0349211B2 (ja) | 1991-07-26 |
Family
ID=12454401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035883A Granted JPS59161918A (ja) | 1983-03-07 | 1983-03-07 | 広帯域ｆｅｔスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161918A (ja) |
-
1983
- 1983-03-07 JP JP58035883A patent/JPS59161918A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161918A (ja) | 1984-09-12 |
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