JPH0352256B2 - - Google Patents
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- Publication number
- JPH0352256B2 JPH0352256B2 JP57023553A JP2355382A JPH0352256B2 JP H0352256 B2 JPH0352256 B2 JP H0352256B2 JP 57023553 A JP57023553 A JP 57023553A JP 2355382 A JP2355382 A JP 2355382A JP H0352256 B2 JPH0352256 B2 JP H0352256B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- self
- extinguishing semiconductor
- arc
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/722—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit
- H03K17/723—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(a) 技術分野の説明
本発明は、低耐圧の光結合素子を使用してオン
ゲート電流供給用トランジスタのスイツチングを
可能とした自己消弧形半導体素子のゲート回路に
関するものである。
ゲート電流供給用トランジスタのスイツチングを
可能とした自己消弧形半導体素子のゲート回路に
関するものである。
(b) 従来技術の説明
従来のターンオフサイリスタ（以下、GTOと
略称）のゲート回路を第１図につき説明すれば、
スイツチング電源２は、パルストランス１を介し
てGTO１６にターンオン用のゲート電流を供給
するオンゲート回路１７、および該GTO１６の
ターンオフ期間中、ゲート電極を負にバイアスす
るための負バイアス回路２１、にゲート電力を供
給する。オーンゲート回路１７は、ダイオード
３，４、平滑コンデンサ７、により整流平滑化さ
れ、NPNトランジスタ１２のオン、オフにより、
抵抗体１３を介してオンゲート電流を供給する。
NPNトランジスタ１２は、フオトカプラ１１に
より与えられるベース信号により、オン、オフが
制御される。負バイアス回路２１は、ダイオード
５，６平滑コンデンサ８により整流平滑化され抵
抗体１５を介してGTO１６のゲート電極を負に
バイアスする。GTO１６は、第２図に示すゲー
ト信号により制御される。オン指令が入ると、フ
オトカプラ１１を介してNPNトランジスタ１２
にベース信号が与えられ、オンゲート電流が供給
される。ある一定時間オン指令出力後、フオトカ
プラ１１、トランジスタ１２のスイツチング時間
を考慮して決定される時間Td経過後、オフ指令
が与えられ、オフゲート電流が供給される。
略称）のゲート回路を第１図につき説明すれば、
スイツチング電源２は、パルストランス１を介し
てGTO１６にターンオン用のゲート電流を供給
するオンゲート回路１７、および該GTO１６の
ターンオフ期間中、ゲート電極を負にバイアスす
るための負バイアス回路２１、にゲート電力を供
給する。オーンゲート回路１７は、ダイオード
３，４、平滑コンデンサ７、により整流平滑化さ
れ、NPNトランジスタ１２のオン、オフにより、
抵抗体１３を介してオンゲート電流を供給する。
NPNトランジスタ１２は、フオトカプラ１１に
より与えられるベース信号により、オン、オフが
制御される。負バイアス回路２１は、ダイオード
５，６平滑コンデンサ８により整流平滑化され抵
抗体１５を介してGTO１６のゲート電極を負に
バイアスする。GTO１６は、第２図に示すゲー
ト信号により制御される。オン指令が入ると、フ
オトカプラ１１を介してNPNトランジスタ１２
にベース信号が与えられ、オンゲート電流が供給
される。ある一定時間オン指令出力後、フオトカ
プラ１１、トランジスタ１２のスイツチング時間
を考慮して決定される時間Td経過後、オフ指令
が与えられ、オフゲート電流が供給される。
GTO１６は、オフ指令に応じて、オフゲート
回路１８により、パルストランス１９を介して与
えられるオフゲート電流によりターンオフする。
GTO１６のゲート電極・カソード電極間インピ
ーダンスは、オフゲート電流供給開始後も、
GTO１６がまだ導通している蓄積時間内におい
ては、ほぼインピーダンス零であるが、GTO１
６がターンオフすると、ゲート電極・カソード電
極間には、20〜30V程度の誘起逆スパイク電圧が
発生する。第３図は、この時の等価回路である。
第１図と同一部分には、同一の符号を付して、そ
の説明を省略する。オフゲート電流供給用のパル
ストランス１９は、図示の極性で出力電圧Vpを
発生している。GTO１６のゲート電極・陰極間
には、配線のインダクタンス分20との分圧により
VGKなる誘起逆スパイク電圧が発生する。この
時、トランジスタ１２はオフしているので、VTr
なる電圧が印加される。又、同時に、フオトカプ
ラ１１にはVTrとほぼ同じVPCなる電圧が印加さ
れる。ここで、VTr，VPCは、コンデンサ７に充
電されたオンゲート電源電圧EONにVGKが重畳し
て加わる。すなわち、VPCVTr＝EON＋VGKとな
る。上述のように、オフゲート回路が作動する
際、既にターンオフしているNPNトランジスタ
１２には、オンゲート電源電圧EONとGTO１６の
オフ時に生じる誘起逆スパイク電圧が重畳する
が、同時にフオトカプラ１１にもほぼ同じ電圧が
印加される。通常EONは、10〜10数Ｖ、VGKは20
〜30Vであり、VTrVPC＝35〜45Vの電圧とな
る。トランジスタ１２、フオトカプラ１１の電圧
定格は、印加される電圧の数倍の耐量を持つもの
を選定するのが一般である。
回路１８により、パルストランス１９を介して与
えられるオフゲート電流によりターンオフする。
GTO１６のゲート電極・カソード電極間インピ
ーダンスは、オフゲート電流供給開始後も、
GTO１６がまだ導通している蓄積時間内におい
ては、ほぼインピーダンス零であるが、GTO１
６がターンオフすると、ゲート電極・カソード電
極間には、20〜30V程度の誘起逆スパイク電圧が
発生する。第３図は、この時の等価回路である。
第１図と同一部分には、同一の符号を付して、そ
の説明を省略する。オフゲート電流供給用のパル
ストランス１９は、図示の極性で出力電圧Vpを
発生している。GTO１６のゲート電極・陰極間
には、配線のインダクタンス分20との分圧により
VGKなる誘起逆スパイク電圧が発生する。この
時、トランジスタ１２はオフしているので、VTr
なる電圧が印加される。又、同時に、フオトカプ
ラ１１にはVTrとほぼ同じVPCなる電圧が印加さ
れる。ここで、VTr，VPCは、コンデンサ７に充
電されたオンゲート電源電圧EONにVGKが重畳し
て加わる。すなわち、VPCVTr＝EON＋VGKとな
る。上述のように、オフゲート回路が作動する
際、既にターンオフしているNPNトランジスタ
１２には、オンゲート電源電圧EONとGTO１６の
オフ時に生じる誘起逆スパイク電圧が重畳する
が、同時にフオトカプラ１１にもほぼ同じ電圧が
印加される。通常EONは、10〜10数Ｖ、VGKは20
〜30Vであり、VTrVPC＝35〜45Vの電圧とな
る。トランジスタ１２、フオトカプラ１１の電圧
定格は、印加される電圧の数倍の耐量を持つもの
を選定するのが一般である。
しかし、市販のフオトカプラのコレクタ・エミ
ツタ間電圧定格は30〜50V以下のものが大半であ
る。フオトカプラに最大定格を越えた電圧が印加
されるとフオトカプラ１１がブレークダウンして
フオトカプラの破損を招いたり、トランジスタ１
２がオンして、GTO１６を誤点弧させるという
欠点があつた。
ツタ間電圧定格は30〜50V以下のものが大半であ
る。フオトカプラに最大定格を越えた電圧が印加
されるとフオトカプラ１１がブレークダウンして
フオトカプラの破損を招いたり、トランジスタ１
２がオンして、GTO１６を誤点弧させるという
欠点があつた。
(c) 発明の目的
本発明は、上記欠点を除去するためになされた
ものであり、ゲート電極・陰極間に誘起される逆
電圧が、オンゲート電源に重畳する電路を形成し
ない位置に、フオトカプラ素子を配置することに
よりフオトカプラのブレークダウンになる該トラ
ンジスタの誤動作を防止することを目的とする。
ものであり、ゲート電極・陰極間に誘起される逆
電圧が、オンゲート電源に重畳する電路を形成し
ない位置に、フオトカプラ素子を配置することに
よりフオトカプラのブレークダウンになる該トラ
ンジスタの誤動作を防止することを目的とする。
(d) 発明の構成と作用
第４図に本発明の実施例を示している。第１図
と同一部分には、同一符号を付してその説明は省
略する。１２はPNPトランジスタで、抵抗体９
を介して電気／変換素子及び光／電気変換素子と
の組合せから成るフオトカプラ１１によりその制
御極が駆動される。第５図は、第３図に対応した
等価回路である。GTO１６のゲート電極・陰極
間に発生する誘起逆スパイク電圧は、トランジス
タ１２のエミツタＥコレクタＣ間のみに重畳さ
れ、第４図の如く該誘起電圧の重畳されない電路
にあるフオトカプラ１１のエミツタ・コレクタ間
には印加されないため、フオトカプラの電圧定格
は、オンゲート電源電圧EON約十数Ｖに対して選
定すればよく、電圧定格が大幅に軽減される。
と同一部分には、同一符号を付してその説明は省
略する。１２はPNPトランジスタで、抵抗体９
を介して電気／変換素子及び光／電気変換素子と
の組合せから成るフオトカプラ１１によりその制
御極が駆動される。第５図は、第３図に対応した
等価回路である。GTO１６のゲート電極・陰極
間に発生する誘起逆スパイク電圧は、トランジス
タ１２のエミツタＥコレクタＣ間のみに重畳さ
れ、第４図の如く該誘起電圧の重畳されない電路
にあるフオトカプラ１１のエミツタ・コレクタ間
には印加されないため、フオトカプラの電圧定格
は、オンゲート電源電圧EON約十数Ｖに対して選
定すればよく、電圧定格が大幅に軽減される。
(e) 他の実施例
又、第６図は本発明の他の実施例を示す回路図
である。第４図と同一及び同相当部分には同一の
符号を付している。抵抗体９を介してフオトカプ
ラ１１により、PNPトランジスタ１２１を駆動
し、NPNトランジスタ１２を駆動するように構
成することにより、前記実施例第４図と同様の効
果すなわち前記誘起逆スパイク電圧の重畳の影響
を受けないフオトカプラの作動が可能である。
である。第４図と同一及び同相当部分には同一の
符号を付している。抵抗体９を介してフオトカプ
ラ１１により、PNPトランジスタ１２１を駆動
し、NPNトランジスタ１２を駆動するように構
成することにより、前記実施例第４図と同様の効
果すなわち前記誘起逆スパイク電圧の重畳の影響
を受けないフオトカプラの作動が可能である。
(f) 総合的な効果
以上、説明したように、本発明によれば、フオ
トカプラに印加される電圧は大幅に低減される
故、低耐圧のフオトカプラの使用が可能となり、
フオトカプラのブレークダウンによるトランジス
タの誤動作を防止できるなどの実用的効果は大な
るものである。
トカプラに印加される電圧は大幅に低減される
故、低耐圧のフオトカプラの使用が可能となり、
フオトカプラのブレークダウンによるトランジス
タの誤動作を防止できるなどの実用的効果は大な
るものである。
第１図は従来回路のゲート回路図、第２図、第
３図は従来回路の動作を説明する図、第４図は本
発明の一実施例を示す回路図、第５図は本発明を
説明するための回路図、第６図は本発明の他の実
施例を示す回路図である。 １…パルストランス、２…スイツチング電源、
３〜６…ダイオード、７，８…平滑コンデンサ、
９，１３，１５…抵抗体、１１…フオトカプラ、
１２，１２１…トランジスタ、１６…GTO。
３図は従来回路の動作を説明する図、第４図は本
発明の一実施例を示す回路図、第５図は本発明を
説明するための回路図、第６図は本発明の他の実
施例を示す回路図である。 １…パルストランス、２…スイツチング電源、
３〜６…ダイオード、７，８…平滑コンデンサ、
９，１３，１５…抵抗体、１１…フオトカプラ、
１２，１２１…トランジスタ、１６…GTO。
Claims (1)
- １ 直流電源の負極側に自己消弧形半導体素子の
カソードを接続し、前記直流電源の正極側と前記
自己消弧形半導体素子のゲート電極との間に設け
た制御極を有するスイツチング素子を、電気／光
変換素子及び光／電気変換素子との組合せから成
る光結合素子を介して駆動し前記自己消弧形半導
体素子にオンゲート電流を供給するオンゲート回
路と、一端が前記自己消弧形半導体素子のゲート
電極に、他端が前記自己消弧形半導体素子のカソ
ードに接続され前記自己消弧形半導体素子にオフ
ゲート電流を供給するオフゲート回路を備えた自
己消弧形半導体素子のゲート回路において、前記
光／電気変換素子の一方の端子を前記直流電源の
負極側に接続し、他方の端子を前記スイツチング
素子の制御極に接続したことを特徴とする自己消
弧形半導体素子のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023553A JPS58142627A (ja) | 1982-02-18 | 1982-02-18 | 自己消弧形半導体素子のゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023553A JPS58142627A (ja) | 1982-02-18 | 1982-02-18 | 自己消弧形半導体素子のゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142627A JPS58142627A (ja) | 1983-08-24 |
| JPH0352256B2 true JPH0352256B2 (ja) | 1991-08-09 |
Family
ID=12113679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023553A Granted JPS58142627A (ja) | 1982-02-18 | 1982-02-18 | 自己消弧形半導体素子のゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142627A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63102334U (ja) * | 1986-12-23 | 1988-07-04 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465466A (en) * | 1977-11-04 | 1979-05-26 | Hitachi Ltd | Control circuit for thyristor |
-
1982
- 1982-02-18 JP JP57023553A patent/JPS58142627A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142627A (ja) | 1983-08-24 |
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