JPH0353659B2 - - Google Patents
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- Publication number
- JPH0353659B2 JPH0353659B2 JP59058244A JP5824484A JPH0353659B2 JP H0353659 B2 JPH0353659 B2 JP H0353659B2 JP 59058244 A JP59058244 A JP 59058244A JP 5824484 A JP5824484 A JP 5824484A JP H0353659 B2 JPH0353659 B2 JP H0353659B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- virtual
- memory
- real
- address translation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理システムにおける仮想記憶
方式に関する。
方式に関する。
周知のように仮想記憶方式は、計算機システム
の融通性のある運用を困難にする要因の１つであ
る実記憶容量の制限を解除しつつ、実記憶の使用
率の向上が図れるという特長を有している。仮想
記憶システムでは、処理プログラムは仮想記憶に
ロードされ実行される。仮想記憶は一定サイズの
ページに分割されており、プログラムの実行にお
いては、実行に必要なページが実記憶上に取り込
まれ（ページイン）、必要でないページは補助記
憶装置にはき出される（ページアウト）。このペ
ージイン／ページアウト処理を含む実記憶と仮想
記憶の管理は、通常OS（オペレーテイングシステ
ム）が行つているが、処理プログラムの大規模化
と多重度増大により、ページ管理のためのオーバ
ヘツドは増大し、システムのスループツト低下を
まねいている。
の融通性のある運用を困難にする要因の１つであ
る実記憶容量の制限を解除しつつ、実記憶の使用
率の向上が図れるという特長を有している。仮想
記憶システムでは、処理プログラムは仮想記憶に
ロードされ実行される。仮想記憶は一定サイズの
ページに分割されており、プログラムの実行にお
いては、実行に必要なページが実記憶上に取り込
まれ（ページイン）、必要でないページは補助記
憶装置にはき出される（ページアウト）。このペ
ージイン／ページアウト処理を含む実記憶と仮想
記憶の管理は、通常OS（オペレーテイングシステ
ム）が行つているが、処理プログラムの大規模化
と多重度増大により、ページ管理のためのオーバ
ヘツドは増大し、システムのスループツト低下を
まねいている。
ところで、処理プログラムは通常、アクセスの
範囲や頻度の点で異つた性質を持ついくつかの領
域（例えば命令群で占められる領域にデータ領
域、及び作業領域等）からなるが、近年、処理プ
ログラムの扱うデータ量の増大に伴い、命令群で
占められる領域に対して、データのために使用す
る領域は大きくなる傾向にある。そこで、ページ
管理のためのオーバヘツドを減らすためには、仮
想記憶の分割を粗くしてページ数を減らすことが
考えられるが、従来の方式ではページサイズは大
きな値に固定されるので、実記憶の使用効率が低
下し、ページ利用の融通性は悪くなる問題があつ
た。
範囲や頻度の点で異つた性質を持ついくつかの領
域（例えば命令群で占められる領域にデータ領
域、及び作業領域等）からなるが、近年、処理プ
ログラムの扱うデータ量の増大に伴い、命令群で
占められる領域に対して、データのために使用す
る領域は大きくなる傾向にある。そこで、ページ
管理のためのオーバヘツドを減らすためには、仮
想記憶の分割を粗くしてページ数を減らすことが
考えられるが、従来の方式ではページサイズは大
きな値に固定されるので、実記憶の使用効率が低
下し、ページ利用の融通性は悪くなる問題があつ
た。
本発明の目的は、ページ管理のためのオーバヘ
ツドの削減と、実記憶の使用効率向上が図れると
いう効果を有する仮想記憶方式を提供することに
ある。
ツドの削減と、実記憶の使用効率向上が図れると
いう効果を有する仮想記憶方式を提供することに
ある。
本発明は、仮想記憶と実記憶を異なるサイズの
ページからなる複数の領域に分割して、各領域毎
に、異なるサイズのページで仮想アドレスと実ア
ドレスを対応づけるアドレス変換テーブルを設け
たことを特徴とする。
ページからなる複数の領域に分割して、各領域毎
に、異なるサイズのページで仮想アドレスと実ア
ドレスを対応づけるアドレス変換テーブルを設け
たことを特徴とする。
以下、本発明の一実施例につき図面を用いて詳
細に説明する。
細に説明する。
第１図は本発明による仮想記憶システムの概念
図で、３種類のサイズのページで仮想記憶が分割
された例を示したものである。第１図において、
仮想記憶（VS）１は３つの領域VS０，VS１，
VS２に分割され、各領域のページサイズはそれ
ぞれPS０，PS１，PS２である。同様に、実記憶
（RS）２も３つの領域RS０，RS１，RS２に分
割され、各領域のページサイズはそれぞれPS０，
PS１，PS２である。RS０とVS０，RS１とVS
１，RS２とVS２はそれぞれ実領域と仮想領域の
対応関係を記憶したアドレス変換テーブル３−
０，３−１，３−２によつて対応付けられてい
る。レジスタ４−０，４−１，４−２はそれぞれ
アドレス変換テーブル３−０，３−１，３−２に
対応し、該当テーブルの先頭アドレスAD０，
AD１，AD２と長さを保持している。一方、演
算処理装置（BPU）５は、VS０上のアドレスを
RS０上のアドレスに、VS１上のアドレスをRS
１上のアドレスに、VS２上のアドレスをRS２上
のアドレスにアドレス変換するためのアドレス変
換制御ユニツト（TU）７−０，７−１，７−２
を含むアドレス変換機構６を持つている。
図で、３種類のサイズのページで仮想記憶が分割
された例を示したものである。第１図において、
仮想記憶（VS）１は３つの領域VS０，VS１，
VS２に分割され、各領域のページサイズはそれ
ぞれPS０，PS１，PS２である。同様に、実記憶
（RS）２も３つの領域RS０，RS１，RS２に分
割され、各領域のページサイズはそれぞれPS０，
PS１，PS２である。RS０とVS０，RS１とVS
１，RS２とVS２はそれぞれ実領域と仮想領域の
対応関係を記憶したアドレス変換テーブル３−
０，３−１，３−２によつて対応付けられてい
る。レジスタ４−０，４−１，４−２はそれぞれ
アドレス変換テーブル３−０，３−１，３−２に
対応し、該当テーブルの先頭アドレスAD０，
AD１，AD２と長さを保持している。一方、演
算処理装置（BPU）５は、VS０上のアドレスを
RS０上のアドレスに、VS１上のアドレスをRS
１上のアドレスに、VS２上のアドレスをRS２上
のアドレスにアドレス変換するためのアドレス変
換制御ユニツト（TU）７−０，７−１，７−２
を含むアドレス変換機構６を持つている。
第２図は第１図におけるアドレス変換の動作例
であり、仮想アドレスＡから実アドレスＢへのア
ドレス変換が、アドレス変換制御ユニツト７−２
でもつてアドレス変換テーブル３−２を参照する
ことにより成功することを示している。
であり、仮想アドレスＡから実アドレスＢへのア
ドレス変換が、アドレス変換制御ユニツト７−２
でもつてアドレス変換テーブル３−２を参照する
ことにより成功することを示している。
第３図は本発明の一実施例のブロツク図で、第
１図の概念図に対応するハード構成を示したもの
である。メモリ参照の仮想アドレスはアドレスレ
ジスタ８にセツトされ、アドレス変換制御ユニツ
ト７−０，７−１，７−２にそれぞれ送られる。
アドレス変換制御ユニツト７−０，７−１，７−
２では、それぞれアドレス変換テーブル３−０，
３−１，３−２を参照してアドレス変換を行い、
成功したときはレジスタ１０−０，１０−１ある
いは１０−２に仮想アドレスに対応する実アドレ
スをセツトし、失敗したときは信号線９をハイと
する。セレクタ１１はレジスタ１０−０，１０−
１，１０−２中の信号線９がハイでないレジスタ
を選択し、その内容（実アドレス）をアドレスレ
ジスタ１２にセツトする。また、全ての信号線９
がハイのときは、信号線１３をハイにしてアドレ
ス変換例外を出す。なお、各アドレス変換制御ユ
ニツト７−０，７−１，７−２の構成自体は従来
と同様である。
１図の概念図に対応するハード構成を示したもの
である。メモリ参照の仮想アドレスはアドレスレ
ジスタ８にセツトされ、アドレス変換制御ユニツ
ト７−０，７−１，７−２にそれぞれ送られる。
アドレス変換制御ユニツト７−０，７−１，７−
２では、それぞれアドレス変換テーブル３−０，
３−１，３−２を参照してアドレス変換を行い、
成功したときはレジスタ１０−０，１０−１ある
いは１０−２に仮想アドレスに対応する実アドレ
スをセツトし、失敗したときは信号線９をハイと
する。セレクタ１１はレジスタ１０−０，１０−
１，１０−２中の信号線９がハイでないレジスタ
を選択し、その内容（実アドレス）をアドレスレ
ジスタ１２にセツトする。また、全ての信号線９
がハイのときは、信号線１３をハイにしてアドレ
ス変換例外を出す。なお、各アドレス変換制御ユ
ニツト７−０，７−１，７−２の構成自体は従来
と同様である。
実施例は、３種類のサイズのページで仮想記憶
（VS）を分割した例であるが、アドレス変換テー
ブルの先頭アドレスと長さを記憶するレジスタ、
アドレス変換テーブル及びアドレス変換制御ユニ
ツトの追加によつて、ページサイズの種類を容易
に増やすことができる。また、アドレス変換テー
ブルを示すレジスタの内容を仮想アドレス空間の
切換え時に変更することによつて、本発明による
仮想記憶方式を使用した多重仮想記憶方式を容易
に実現することができる。
（VS）を分割した例であるが、アドレス変換テー
ブルの先頭アドレスと長さを記憶するレジスタ、
アドレス変換テーブル及びアドレス変換制御ユニ
ツトの追加によつて、ページサイズの種類を容易
に増やすことができる。また、アドレス変換テー
ブルを示すレジスタの内容を仮想アドレス空間の
切換え時に変更することによつて、本発明による
仮想記憶方式を使用した多重仮想記憶方式を容易
に実現することができる。
以上説明したように、本発明によれば、処理プ
ログラムの性格に応じて仮想記憶を分割するペー
ジのページサイズと数を複数選択できるため、実
記憶の有効活用とページ管理のためのオーバヘツ
ドの大巾な削減が達成できる。
ログラムの性格に応じて仮想記憶を分割するペー
ジのページサイズと数を複数選択できるため、実
記憶の有効活用とページ管理のためのオーバヘツ
ドの大巾な削減が達成できる。
第１図は本発明による仮想記憶システムの概念
図、第２図は第１図におけるアドレス変換の動作
例を示す図、第３図は本発明の一実施例のブロツ
ク図である。 １…仮想記憶、２…実記憶、３−０〜３−２…
アドレス変換テーブル、４−０〜４−２…レジス
タ、５…演算処理装置、７−０〜７−２…アドレ
ス変換制御ユニツト。
図、第２図は第１図におけるアドレス変換の動作
例を示す図、第３図は本発明の一実施例のブロツ
ク図である。 １…仮想記憶、２…実記憶、３−０〜３−２…
アドレス変換テーブル、４−０〜４−２…レジス
タ、５…演算処理装置、７−０〜７−２…アドレ
ス変換制御ユニツト。
Claims (1)
- １ 仮想記憶方式をとるデータ処理システムにお
いて、仮想記憶および実記憶のそれぞれについて
各々が異なるサイズのページを単位とする複数の
領域に分割し、各々の領域に対応して設けられか
つ仮想アドレスと実アドレスとの対応関係を記憶
したアドレス変換テーブルによつて仮想アドレス
から実アドレスへのアドレス変換を行うことを特
徴とする仮想記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058244A JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058244A JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60204048A JPS60204048A (ja) | 1985-10-15 |
| JPH0353659B2 true JPH0353659B2 (ja) | 1991-08-15 |
Family
ID=13078702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058244A Granted JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204048A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858795B2 (ja) * | 1989-07-14 | 1999-02-17 | 株式会社日立製作所 | 実記憶割り当て方法 |
| JPH05165715A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 情報処理装置 |
| US5446854A (en) * | 1993-10-20 | 1995-08-29 | Sun Microsystems, Inc. | Virtual memory computer apparatus and address translation mechanism employing hashing scheme and page frame descriptor that support multiple page sizes |
| US20060136652A1 (en) * | 2004-12-21 | 2006-06-22 | Via Technologies, Inc. | Electronic system with remap function and method for generating bank with remap function |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143028A (en) * | 1978-04-28 | 1979-11-07 | Nec Corp | Data transfer unit |
| JPS5919288A (ja) * | 1982-07-22 | 1984-01-31 | Toshiba Corp | 仮想記憶制御方式 |
-
1984
- 1984-03-28 JP JP59058244A patent/JPS60204048A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60204048A (ja) | 1985-10-15 |
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