JPH0354461B2 - - Google Patents
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- JPH0354461B2 JPH0354461B2 JP57030292A JP3029282A JPH0354461B2 JP H0354461 B2 JPH0354461 B2 JP H0354461B2 JP 57030292 A JP57030292 A JP 57030292A JP 3029282 A JP3029282 A JP 3029282A JP H0354461 B2 JPH0354461 B2 JP H0354461B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- active layer
- opening
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はドライエツチング法を用いた化合物半
導体の微細加工方法に関する。
導体の微細加工方法に関する。
(2) 技術の背景
半導体素子の高集積化及び素子特性の向上を計
る為に半導体の微細加工技術が必要不可欠となつ
ている。化合物半導体の加工法として従来よりウ
エツト化学エツチング法が用いられているが、ウ
エツト化学エツチング法では等方的にエツチング
が進行する為、例えばリセス構造を有する化合物
半導体FETを製作する場合には、ゲート直下の
リセス形成工程の際、マスク下部までエツチング
が進む為、マスクパターン幅より広い加工が施さ
れ、精度の良い微細パターンが得られない。従つ
て、このウエツト化学エツチング法により横方向
へのくい込みが、前記リセス構造のFET素子で
は、ソース抵抗Rsの増大を導き、相互コンダク
タンスgmの低下を招く。
る為に半導体の微細加工技術が必要不可欠となつ
ている。化合物半導体の加工法として従来よりウ
エツト化学エツチング法が用いられているが、ウ
エツト化学エツチング法では等方的にエツチング
が進行する為、例えばリセス構造を有する化合物
半導体FETを製作する場合には、ゲート直下の
リセス形成工程の際、マスク下部までエツチング
が進む為、マスクパターン幅より広い加工が施さ
れ、精度の良い微細パターンが得られない。従つ
て、このウエツト化学エツチング法により横方向
へのくい込みが、前記リセス構造のFET素子で
は、ソース抵抗Rsの増大を導き、相互コンダク
タンスgmの低下を招く。
一方、ウエツト化学エツチング法に換わる技術
としてドライエツチング法が検討されているが、
ドライエツチング技術の一つであるプラズマエツ
チング法では選択性等は良好であるが、ウエツト
化学エツチングと同様、化学的反応のみを利用す
る為、等方的にエツチングが進み、前記と同様な
サイドエツチングが生じる。
としてドライエツチング法が検討されているが、
ドライエツチング技術の一つであるプラズマエツ
チング法では選択性等は良好であるが、ウエツト
化学エツチングと同様、化学的反応のみを利用す
る為、等方的にエツチングが進み、前記と同様な
サイドエツチングが生じる。
また、不活性ガスを用いるイオンエツチング法
では、物理的スパツタリング効果を利用する為、
イオン衝撃により化合物半導体表面のダメージが
大きいばかりでなく、エツチング速度の選択性が
非常に少なく且つエツチングレートも遅い。ま
た、レジストの硬化による変性が生じる等の原因
から加工性及び素子特性に大きく影響を及ぼす。
では、物理的スパツタリング効果を利用する為、
イオン衝撃により化合物半導体表面のダメージが
大きいばかりでなく、エツチング速度の選択性が
非常に少なく且つエツチングレートも遅い。ま
た、レジストの硬化による変性が生じる等の原因
から加工性及び素子特性に大きく影響を及ぼす。
そこで、最近化学的反応性に富み且つイオン性
の特徴を有する反応性イオンエツチング法がガリ
ウム・ヒ素（GaAs）等の化合物半導体に対して
も有力な微細加工技術として注目されつつある。
の特徴を有する反応性イオンエツチング法がガリ
ウム・ヒ素（GaAs）等の化合物半導体に対して
も有力な微細加工技術として注目されつつある。
(3) 従来技術と問題点
次に、従来技術の問題点を図面を用いて説明す
る。第１図はリセス形成工程を施す前のFETの
概略断面である。同図に於いて、１は半絶縁性
GaAs基板、２はｎ型GaAs能動層、３は絶縁膜、
４はレジスト、５，６はソース・ドレイン電極を
それぞれ示している。第２図は従来のウエツト化
学エツチング法を用いて能動層２にパターンをエ
ツチングした時の前記第１図に示されたFETの
一部拡大図である。
る。第１図はリセス形成工程を施す前のFETの
概略断面である。同図に於いて、１は半絶縁性
GaAs基板、２はｎ型GaAs能動層、３は絶縁膜、
４はレジスト、５，６はソース・ドレイン電極を
それぞれ示している。第２図は従来のウエツト化
学エツチング法を用いて能動層２にパターンをエ
ツチングした時の前記第１図に示されたFETの
一部拡大図である。
能動層２上には、パターニングされた開口部７
の幅がd1を有する絶縁膜３を更に開口部７に当た
る領域にパターニングされた開口部の幅d2がd1よ
り小さい（d1＜d2）開口部８を有するレジスト４
が前記絶縁膜３上に配置されている。ここで、絶
縁層３及びレジスト４によつて形成される層の断
面形状はオーバーハング状になつているが、これ
は後の工程でゲート電極を形成する際のリフトオ
フ法に利用する。
の幅がd1を有する絶縁膜３を更に開口部７に当た
る領域にパターニングされた開口部の幅d2がd1よ
り小さい（d1＜d2）開口部８を有するレジスト４
が前記絶縁膜３上に配置されている。ここで、絶
縁層３及びレジスト４によつて形成される層の断
面形状はオーバーハング状になつているが、これ
は後の工程でゲート電極を形成する際のリフトオ
フ法に利用する。
従来より上記構成から成る能動層２にレジスト
４に設けられた開口部８のパターンをエツチング
する際、水酸化カリウム（KOH）と過酸化水素
（H2O2）の混合溶液等を用いてウエツト化学エツ
チングを施していた。しかしながらウエツト化学
エツチング法では、パターンニングマスクとして
レジスト４よりも絶縁膜３が働き、且つ等方的に
エツチングが進行する為、能動層２でのエツチン
グの深さｔに対するパターンの幅ｄはｄd1＋2t
となる。従つて能動層２に形成されるパターン幅
ｄはレジスト４の開口部８の幅d2によつて決定す
ることはできないという問題点があつた。
４に設けられた開口部８のパターンをエツチング
する際、水酸化カリウム（KOH）と過酸化水素
（H2O2）の混合溶液等を用いてウエツト化学エツ
チングを施していた。しかしながらウエツト化学
エツチング法では、パターンニングマスクとして
レジスト４よりも絶縁膜３が働き、且つ等方的に
エツチングが進行する為、能動層２でのエツチン
グの深さｔに対するパターンの幅ｄはｄd1＋2t
となる。従つて能動層２に形成されるパターン幅
ｄはレジスト４の開口部８の幅d2によつて決定す
ることはできないという問題点があつた。
(4) 発明の目的
本発明の目的は、化合物半導体基板、若しくは
化合物半導体層（この後、化合物半導体基体と略
す）上に、開口部を有する絶縁膜が配置され該絶
縁膜上の前記開口部に当たる領域に前記開口部の
幅より小さい開口部を有するレジスト膜が配置さ
れた構造から成る半導体層に、前記レジスト膜を
マスクとして前記レジスト膜に設けられた開口部
のパターンを前記化合物半導体基体にエツチング
する際、前記レジスト膜の開口部が前記化合物半
導体基体でのパターン幅を精度良く規定すること
ができるエツチング方法を提供することにある。
化合物半導体層（この後、化合物半導体基体と略
す）上に、開口部を有する絶縁膜が配置され該絶
縁膜上の前記開口部に当たる領域に前記開口部の
幅より小さい開口部を有するレジスト膜が配置さ
れた構造から成る半導体層に、前記レジスト膜を
マスクとして前記レジスト膜に設けられた開口部
のパターンを前記化合物半導体基体にエツチング
する際、前記レジスト膜の開口部が前記化合物半
導体基体でのパターン幅を精度良く規定すること
ができるエツチング方法を提供することにある。
(5) 発明の構成
本発明は、化合物半導体基板上に形成された化
合物半導体からなる能動層と、該能動層上にゲー
トリセス形成予定領域を挟んで対向配置されたソ
ース及びドレイン電極を有する化合物半導体装置
にゲート電極を形成する方法であつて、該能動層
表面に該能動層とは異なる材料から成る第１の
膜、第２の膜及び第３の膜を順次積層する工程
と、前記第３の膜の該ゲートリセス形成予定領域
対応する部分に該ゲートリセスの幅と略等しい幅
の第１の開口部を形成する工程と、該第３の膜を
マスクとして前記第２の膜をエツチングし、該第
１の開口部より大きな開口幅を有する第２の開口
部を形成する工程と、前記第１の膜より前記能動
層のエツチング速度が速いエツチングガスを用い
て反応性イオンエツチングにより前記第１の開口
部のパターンを前記能動層にパターニングする工
程を有することを特徴としている。
合物半導体からなる能動層と、該能動層上にゲー
トリセス形成予定領域を挟んで対向配置されたソ
ース及びドレイン電極を有する化合物半導体装置
にゲート電極を形成する方法であつて、該能動層
表面に該能動層とは異なる材料から成る第１の
膜、第２の膜及び第３の膜を順次積層する工程
と、前記第３の膜の該ゲートリセス形成予定領域
対応する部分に該ゲートリセスの幅と略等しい幅
の第１の開口部を形成する工程と、該第３の膜を
マスクとして前記第２の膜をエツチングし、該第
１の開口部より大きな開口幅を有する第２の開口
部を形成する工程と、前記第１の膜より前記能動
層のエツチング速度が速いエツチングガスを用い
て反応性イオンエツチングにより前記第１の開口
部のパターンを前記能動層にパターニングする工
程を有することを特徴としている。
(6) 発明の実施例
本発明を本発明の一実施例を用いて詳述する。
第３図は前記第１図のFETを本発明の一実施例
の方法を用いてエツチングした時の一部拡大図で
ある。第１図で説明した部分と同部分は同記号で
指示してある。
第３図は前記第１図のFETを本発明の一実施例
の方法を用いてエツチングした時の一部拡大図で
ある。第１図で説明した部分と同部分は同記号で
指示してある。
本発明によれば、まず能動層２表面を酸素を含
む雰囲気中に一定時間さらすか或いは自然酸化し
て膜厚20〜30〔Å〕の酸化膜９を形成し、該酸化
膜９上にCVD法により膜厚0.5〔μｍ〕の二酸化
シリコン（SiO2）膜３を堆積し、更にSiO2膜３
上にフオトレジスト、例えばAZ1350J（商品名）
４を膜厚0.6〔μｍ〕塗布する。しかる後、フオト
レジスト４をパターニングして開口部の幅d2が
1.5〔μｍ〕となるような開口部８を形成する。次
に該フオトレジスト４をマスクとしてSiO2膜３
のみをフツ化水素（HF）溶液でウエツト化学エ
ツチングして前記レジスト４に形成した開口部８
下に開口部７を形成する。このとき、開口部７の
幅d1はd2よりも大きい５〔μｍ〕となるようにす
る。
む雰囲気中に一定時間さらすか或いは自然酸化し
て膜厚20〜30〔Å〕の酸化膜９を形成し、該酸化
膜９上にCVD法により膜厚0.5〔μｍ〕の二酸化
シリコン（SiO2）膜３を堆積し、更にSiO2膜３
上にフオトレジスト、例えばAZ1350J（商品名）
４を膜厚0.6〔μｍ〕塗布する。しかる後、フオト
レジスト４をパターニングして開口部の幅d2が
1.5〔μｍ〕となるような開口部８を形成する。次
に該フオトレジスト４をマスクとしてSiO2膜３
のみをフツ化水素（HF）溶液でウエツト化学エ
ツチングして前記レジスト４に形成した開口部８
下に開口部７を形成する。このとき、開口部７の
幅d1はd2よりも大きい５〔μｍ〕となるようにす
る。
この後、平行平板電極型ドライエツチング装置
を用いて、フロン１２（CCl2F2）とヘリウム
（He）との混合ガス（分圧比Pccl2F2／PHe＝
0.25〜２）を導入し、ガス圧１〜５〔Pa〕、パワー
密度0.2〜0.5〔Ｗ／cm2〕の条件でSiO2膜３及びレ
ジスト４が設けられた能動層２を反応性イオンエ
ツチングによつて３分間エツチング処理する。
を用いて、フロン１２（CCl2F2）とヘリウム
（He）との混合ガス（分圧比Pccl2F2／PHe＝
0.25〜２）を導入し、ガス圧１〜５〔Pa〕、パワー
密度0.2〜0.5〔Ｗ／cm2〕の条件でSiO2膜３及びレ
ジスト４が設けられた能動層２を反応性イオンエ
ツチングによつて３分間エツチング処理する。
このエツチング処理の際、化学的に活性なフツ
素Ｆ及び塩素Clイオン１０はプラズマと試料側電
極との間に発生する自己バイアス電圧に加速され
る為、試料表面に対して垂直方向の運転が生じ、
これより著しい異方性のエツチングが進行する。
素Ｆ及び塩素Clイオン１０はプラズマと試料側電
極との間に発生する自己バイアス電圧に加速され
る為、試料表面に対して垂直方向の運転が生じ、
これより著しい異方性のエツチングが進行する。
一方、活性化されなかつた中性のＦ、Cl等の反
応性中性粒子１１は自己バイアスの影響を受け
ず、等方的運動を行なう為、横方向への拡がりを
もちSiO2膜３に設けられた開口部７の幅d1の領
域まで進入する。しかし能動層２表面は酸化膜９
に被覆され且つエツチングガスによる能動層２と
酸化膜９の選択エツチング比が著しく異なる為、
中性粒子１１によるd1領域での能動層２のエツチ
ング進行は遮蔽される。
応性中性粒子１１は自己バイアスの影響を受け
ず、等方的運動を行なう為、横方向への拡がりを
もちSiO2膜３に設けられた開口部７の幅d1の領
域まで進入する。しかし能動層２表面は酸化膜９
に被覆され且つエツチングガスによる能動層２と
酸化膜９の選択エツチング比が著しく異なる為、
中性粒子１１によるd1領域での能動層２のエツチ
ング進行は遮蔽される。
このような上記の効果から、能動層２でのエツ
チング幅ｄは、レジスト４の開口部８の幅d2で規
定される領域のみのエツチングが進み、該幅ｄは
ｄd2即ちｄはほぼ1.5〔μｍ〕となる。尚、幅d2
に対応した酸化膜９のエツチングはＦイオン若し
くはClイオン等による物理的スパツタリング効果
により除去されたものである。
チング幅ｄは、レジスト４の開口部８の幅d2で規
定される領域のみのエツチングが進み、該幅ｄは
ｄd2即ちｄはほぼ1.5〔μｍ〕となる。尚、幅d2
に対応した酸化膜９のエツチングはＦイオン若し
くはClイオン等による物理的スパツタリング効果
により除去されたものである。
本実施例ではエツチングガスとしてCCl2F2ガ
スを用いたが、塩素Cl若しくは臭素Brを含んだ
ガスを使用しても同様な効果が得られる。また、
前記ガスと反応性イオンエツチング法と組み合わ
せることにより自然酸化膜及びプラズマグロウン
酸化膜に対する選択エツチング比は50〜100倍程
度と大きいことが実験より確認されており、中性
粒子による選択エツチング比は前記の値に比べよ
り著しくなると考えられる。尚、本実施例ではエ
ツチングマスクとして酸化膜９を用いたが窒化膜
を用いても同様な効果が得られる。
スを用いたが、塩素Cl若しくは臭素Brを含んだ
ガスを使用しても同様な効果が得られる。また、
前記ガスと反応性イオンエツチング法と組み合わ
せることにより自然酸化膜及びプラズマグロウン
酸化膜に対する選択エツチング比は50〜100倍程
度と大きいことが実験より確認されており、中性
粒子による選択エツチング比は前記の値に比べよ
り著しくなると考えられる。尚、本実施例ではエ
ツチングマスクとして酸化膜９を用いたが窒化膜
を用いても同様な効果が得られる。
また、反応性イオンによる異方性エツチングは
比較的低い自己バイアス電圧である80〜90V程度
で且つ高いガス圧４〜5Paの実験下に於いても
GaAsの垂直なエツチング特性が得られているこ
とにより、反応性イオンによるサイドエツチング
が非常に少ないことが確認された。GaAsの表面
ダメージも後方散乱測定により、イオンエツチン
グ法に比べ著しく少ないことが示された。更にフ
オトレジスト及びSiO2膜などの絶縁膜に対する
GaAsの選択比は各々約15倍、約40倍と良好であ
り、且つレジストの変性もほとんどないことが確
認され、本発明の反応性イオンエツチングに対す
るマクク材として有効であることが示された。
比較的低い自己バイアス電圧である80〜90V程度
で且つ高いガス圧４〜5Paの実験下に於いても
GaAsの垂直なエツチング特性が得られているこ
とにより、反応性イオンによるサイドエツチング
が非常に少ないことが確認された。GaAsの表面
ダメージも後方散乱測定により、イオンエツチン
グ法に比べ著しく少ないことが示された。更にフ
オトレジスト及びSiO2膜などの絶縁膜に対する
GaAsの選択比は各々約15倍、約40倍と良好であ
り、且つレジストの変性もほとんどないことが確
認され、本発明の反応性イオンエツチングに対す
るマクク材として有効であることが示された。
次に前記実施例の応用を簡単に述べることにす
る。
る。
AlxGa1−xAs（ｘ＝0.1〜0.5）層上にGaAs層を
形成し、前記実施例と同様な方法でGaAs層をエ
ツチングすると、CCl2F2を含んだガスでは
AlGaAsはGaAsと比較して強い選択性を持つて
いる為、AlxGa1−xAs層の表面でほぼエツチン
グが停止するプロフアイルが得られた。AlxGa1
−xAs（ｘ＝0.1以上）に対するGaAsの選択比は
30倍以上である。従つてAlxGa1−xAs層は
CCl2F2を含んだガスを用いてGaAs層をエツチン
グする際のストツパーの役目を果すことができ
る。
形成し、前記実施例と同様な方法でGaAs層をエ
ツチングすると、CCl2F2を含んだガスでは
AlGaAsはGaAsと比較して強い選択性を持つて
いる為、AlxGa1−xAs層の表面でほぼエツチン
グが停止するプロフアイルが得られた。AlxGa1
−xAs（ｘ＝0.1以上）に対するGaAsの選択比は
30倍以上である。従つてAlxGa1−xAs層は
CCl2F2を含んだガスを用いてGaAs層をエツチン
グする際のストツパーの役目を果すことができ
る。
(6) 発明の効果
本発明によれば化合物半導体基体上に開口部を
有する絶縁膜が配設され、該絶縁膜上の前記開口
部に当たる領域に前記開口部の幅より小さい開口
部を有するレジスト膜が配設された構造から成る
半導体層を前記レジスト膜をマスクとして前記レ
ジスト膜に設けられた開口部のパターンを前記化
合物半導体基体にエツチングする際、前記レジス
ト膜の開口部が前記化合物半導体基体でのパター
ン幅を精度良く規定できるという効果がある。
有する絶縁膜が配設され、該絶縁膜上の前記開口
部に当たる領域に前記開口部の幅より小さい開口
部を有するレジスト膜が配設された構造から成る
半導体層を前記レジスト膜をマスクとして前記レ
ジスト膜に設けられた開口部のパターンを前記化
合物半導体基体にエツチングする際、前記レジス
ト膜の開口部が前記化合物半導体基体でのパター
ン幅を精度良く規定できるという効果がある。
尚、本発明はリセス構造を有するFETを製造
する時のみに限定するものではない。
する時のみに限定するものではない。
第１図はリセス形成工程を施す前のFETの概
略断面図、第２図は従来のウエツト化学エツチン
グ法を用いて能動層にパターンをエツチングした
時の前記第１図に示されたFETの一部拡大図、
第３図は前記第１図のFETを本発明の一実施例
の方法を用いてエツチングした時の一部拡大図で
ある。 ２……ｎ型GaAs能動層、３……絶縁膜、４…
…レジスト、９……酸化膜。
略断面図、第２図は従来のウエツト化学エツチン
グ法を用いて能動層にパターンをエツチングした
時の前記第１図に示されたFETの一部拡大図、
第３図は前記第１図のFETを本発明の一実施例
の方法を用いてエツチングした時の一部拡大図で
ある。 ２……ｎ型GaAs能動層、３……絶縁膜、４…
…レジスト、９……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板上に形成された化合物半導
体からなる能動層と、該能動層上にゲートリセス
形成予定領域を挟んで対向配置されたソース及び
ドレイン電極を有する化合物半導体装置にゲート
電極を形成する方法であつて、 該能動層表面に該能動層とは異なる材料から成
る第１の膜、第２の膜及び第３の膜を順次積層す
る工程と、 前記第３の膜の該ゲートリセス形成予定領域に
対応する部分に該ゲートリセスの幅と略等しい幅
の第１の開口部を形成する工程と、 該第３の膜をマスクとして前記第２の膜をエツ
チングし、該第１の開口部より大きな開口幅を有
する第２の開口部を形成する工程と、 前記第１の膜より前記能動層のエツチング速度
が速いエツチングガスを用いて反応性イオンエツ
チングにより前記第１の開口部のパターンを前記
能動層にパターニングする工程を有することを特
徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030292A JPS58147122A (ja) | 1982-02-26 | 1982-02-26 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030292A JPS58147122A (ja) | 1982-02-26 | 1982-02-26 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147122A JPS58147122A (ja) | 1983-09-01 |
| JPH0354461B2 true JPH0354461B2 (ja) | 1991-08-20 |
Family
ID=12299648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030292A Granted JPS58147122A (ja) | 1982-02-26 | 1982-02-26 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147122A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595454A (en) * | 1984-06-15 | 1986-06-17 | At&T Bell Laboratories | Fabrication of grooved semiconductor devices |
| JPH0212817A (ja) * | 1988-06-29 | 1990-01-17 | Nec Corp | ドライエッチング方法 |
| JP2953958B2 (ja) * | 1994-09-01 | 1999-09-27 | 日本電気株式会社 | ドライエッチング方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929136B2 (ja) * | 1976-03-30 | 1984-07-18 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS5710936A (en) * | 1980-06-25 | 1982-01-20 | Sanyo Electric Co Ltd | Forming method for contact hole |
| JPS5737835A (en) * | 1980-08-19 | 1982-03-02 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-02-26 JP JP57030292A patent/JPS58147122A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147122A (ja) | 1983-09-01 |
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