JPH035674B2 - - Google Patents
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- JPH035674B2 JPH035674B2 JP57029964A JP2996482A JPH035674B2 JP H035674 B2 JPH035674 B2 JP H035674B2 JP 57029964 A JP57029964 A JP 57029964A JP 2996482 A JP2996482 A JP 2996482A JP H035674 B2 JPH035674 B2 JP H035674B2
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- JP
- Japan
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- control gate
- gate
- floating gate
- source
- wiring
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊ゲートと制御ゲートを有するメ
モリセルを半導体基板上にマトリクス状に集積形
成してなる不揮発性半導体メモリ装置に係り、特
に電気的にかつ選択的に書き替え可能とした不揮
発性半導体メモリ装置に関する。
モリセルを半導体基板上にマトリクス状に集積形
成してなる不揮発性半導体メモリ装置に係り、特
に電気的にかつ選択的に書き替え可能とした不揮
発性半導体メモリ装置に関する。
従来、浮遊ゲートを有する不揮発性半導体メモ
リ素子は、電気的に他と絶縁された浮遊ゲートと
その上部に制御ゲートを有するMOS型電界効果
トランジスタにより構成されている。複数の記憶
容量を有するメモリ装置はこのメモリ素子をマト
リクス状に配置し、制御ゲートを各行について共
通接続してワード線とし、ドレインを各列につい
て共通接続してビツト線とすることで構成され
る。
リ素子は、電気的に他と絶縁された浮遊ゲートと
その上部に制御ゲートを有するMOS型電界効果
トランジスタにより構成されている。複数の記憶
容量を有するメモリ装置はこのメモリ素子をマト
リクス状に配置し、制御ゲートを各行について共
通接続してワード線とし、ドレインを各列につい
て共通接続してビツト線とすることで構成され
る。
第１図は従来用いられている浮遊ゲートを有す
る不揮発性半導体メモリ素子の要部構造を示して
いる。第１図ａは平面図、ｂはそのＡ−A′断面、
ｃは同じくＢ−B′断面を示している。基本的に
は、絶縁された浮遊ゲート１６および制御ゲート
１７をもつMOS型電界効果トランジスタである。
１１はｐ型Si基板、１２および１３はそれぞれn+
型のソースおよびドレイン、１４および１５はゲ
ート絶縁膜、１８はフイールド絶縁膜である。書
込みは、制御ゲート１７とドレイン１３に高電圧
を印加し、ドレイン近傍で発生したホツトエレク
トロンを浮遊ゲート１６に注入することによつて
行なわれる。読出しは、制御ゲート１７とドレイ
ン１３に適当な電位を与え、浮遊ゲート１６への
電荷注入の有無によつてドレイン１３とソース１
２間に電流が流れるか否かを検知することにより
行なわれる。また消去は、例えば紫外線などを照
射して浮遊ゲート１６に蓄積された電荷を放出す
ることにより行なう。
る不揮発性半導体メモリ素子の要部構造を示して
いる。第１図ａは平面図、ｂはそのＡ−A′断面、
ｃは同じくＢ−B′断面を示している。基本的に
は、絶縁された浮遊ゲート１６および制御ゲート
１７をもつMOS型電界効果トランジスタである。
１１はｐ型Si基板、１２および１３はそれぞれn+
型のソースおよびドレイン、１４および１５はゲ
ート絶縁膜、１８はフイールド絶縁膜である。書
込みは、制御ゲート１７とドレイン１３に高電圧
を印加し、ドレイン近傍で発生したホツトエレク
トロンを浮遊ゲート１６に注入することによつて
行なわれる。読出しは、制御ゲート１７とドレイ
ン１３に適当な電位を与え、浮遊ゲート１６への
電荷注入の有無によつてドレイン１３とソース１
２間に電流が流れるか否かを検知することにより
行なわれる。また消去は、例えば紫外線などを照
射して浮遊ゲート１６に蓄積された電荷を放出す
ることにより行なう。
第１図に示す構造では、上述のように情報を消
去するには紫外線などを用いなければならず、こ
の場合マトリクス配列されたメモリ素子の全てを
同時に消去することになり、選択的な消去ができ
ないという欠点があつた。
去するには紫外線などを用いなければならず、こ
の場合マトリクス配列されたメモリ素子の全てを
同時に消去することになり、選択的な消去ができ
ないという欠点があつた。
これに対しては、電気的な書き込みおよび消去
を可能とした不揮発性半導体メモリ装置も提案さ
れている。一方、従来の不揮発性半導体メモリ装
置では、複数のメモリ素子のソースが、これと同
じ不純物拡散層からなる配線により共通接続され
るのが通常であつた。ところが、集積されるメモ
リ素子の数が膨大になると、拡散層配線により、
ソースを共通接続する従来の構成では、配線抵抗
が無視できなくなり、高速動作ができなくなると
いう問題があつた。
を可能とした不揮発性半導体メモリ装置も提案さ
れている。一方、従来の不揮発性半導体メモリ装
置では、複数のメモリ素子のソースが、これと同
じ不純物拡散層からなる配線により共通接続され
るのが通常であつた。ところが、集積されるメモ
リ素子の数が膨大になると、拡散層配線により、
ソースを共通接続する従来の構成では、配線抵抗
が無視できなくなり、高速動作ができなくなると
いう問題があつた。
本発明は、浮遊ゲートと制御ゲートを有する不
揮発性半導体メモリ素子をマトリクス状に配置し
て、高速動作を可能とした不揮発性半導体メモリ
装置を提供することを目的とする。
揮発性半導体メモリ素子をマトリクス状に配置し
て、高速動作を可能とした不揮発性半導体メモリ
装置を提供することを目的とする。
本発明に係る不揮発性半導体メモリ装置は、浮
遊ゲートと制御ゲートを有する複数のメモリ素子
がマトリクス状に配置され、複数のメモリセル素
子のソースとドレインはそれぞれ所定方向に第１
層金属配線と第２層金属配線に共通接続されてい
ることを特徴とする。
遊ゲートと制御ゲートを有する複数のメモリ素子
がマトリクス状に配置され、複数のメモリセル素
子のソースとドレインはそれぞれ所定方向に第１
層金属配線と第２層金属配線に共通接続されてい
ることを特徴とする。
本発明によれば、メモリ素子のデータ端子とな
るドレインのみならず、ソースも金属配線に共通
接続されるため、拡散層によりソースを共通接続
していた従来のものに比べてソース配線抵抗が低
くなり、特に大規模化したメモリ装置に於いて高
速動作を行なわせる上で大きい効果が得られる。
るドレインのみならず、ソースも金属配線に共通
接続されるため、拡散層によりソースを共通接続
していた従来のものに比べてソース配線抵抗が低
くなり、特に大規模化したメモリ装置に於いて高
速動作を行なわせる上で大きい効果が得られる。
第２図は本発明の一実施例のメモリ素子の要部
構造を示すもので、ａが平面図、ｂ，ｃおよびｄ
はそれぞれａのＡ−A′，Ｂ−B′およびＣ−C′断
面である。ｐ型Si基板２１にn+型のソース２２、
ドレイン２３を設け、これら両領域間のチヤネル
領域上にゲート絶縁膜２４を介して多結晶シリコ
ンからなる浮遊ゲート２５を設け、更にその上に
ゲート絶縁膜２６を介して多結晶シリコンからな
る第１の制御ゲート２７を設ける基本構造は従来
と変らない。この実施例では上記基本構造の他
に、情報の書込みおよび消去を行なう領域を別に
設けている。即ち、ソース２２と連続的に形成さ
れたｎ型層２８を第３の制御ゲートとしてチヤネ
ル領域に隣接して設け、このｎ型層２８上に薄い
ゲート絶縁膜２９を介して前記浮遊ゲート２５を
延在させる。そして、第１の制御ゲート２７とは
別に、ゲート絶縁膜２６および３０により絶縁さ
れて浮遊ゲート２５に対して容量結合する多結晶
シリコンからなる第２の制御ゲート３１を設けて
いる。また重要なことは、ａおよびｂから明らか
なように、浮遊ゲート２５がソース２２、ドレイ
ン２３に対してオフセツトゲート構造、即ちチヤ
ネル領域全域をおおわないようになつており、残
りの部分を第１の制御ゲート２７おおつているこ
とである。つまり、第１の制御ゲート２７の一部
と浮遊ゲート２５が読出し動作に対してゲート電
極として働くことになる。
構造を示すもので、ａが平面図、ｂ，ｃおよびｄ
はそれぞれａのＡ−A′，Ｂ−B′およびＣ−C′断
面である。ｐ型Si基板２１にn+型のソース２２、
ドレイン２３を設け、これら両領域間のチヤネル
領域上にゲート絶縁膜２４を介して多結晶シリコ
ンからなる浮遊ゲート２５を設け、更にその上に
ゲート絶縁膜２６を介して多結晶シリコンからな
る第１の制御ゲート２７を設ける基本構造は従来
と変らない。この実施例では上記基本構造の他
に、情報の書込みおよび消去を行なう領域を別に
設けている。即ち、ソース２２と連続的に形成さ
れたｎ型層２８を第３の制御ゲートとしてチヤネ
ル領域に隣接して設け、このｎ型層２８上に薄い
ゲート絶縁膜２９を介して前記浮遊ゲート２５を
延在させる。そして、第１の制御ゲート２７とは
別に、ゲート絶縁膜２６および３０により絶縁さ
れて浮遊ゲート２５に対して容量結合する多結晶
シリコンからなる第２の制御ゲート３１を設けて
いる。また重要なことは、ａおよびｂから明らか
なように、浮遊ゲート２５がソース２２、ドレイ
ン２３に対してオフセツトゲート構造、即ちチヤ
ネル領域全域をおおわないようになつており、残
りの部分を第１の制御ゲート２７おおつているこ
とである。つまり、第１の制御ゲート２７の一部
と浮遊ゲート２５が読出し動作に対してゲート電
極として働くことになる。
ゲート絶縁膜２４，２６および３０は例えば約
800Åの熱酸化膜であり、また書込みおよび消去
動作を行なう領域のゲート絶縁膜２９はトンネル
効果を生じる程度の膜厚例えば200Å程度の熱酸
化膜とする。また、この素子をマトリクス状に配
列してアレイを構成する場合、ソース２２および
第１の制御ゲート２７は行方向に共通に、第２の
制御ゲート３１は列方向に共通に配設される。な
お、ソース２２はドレイン２３と共に、多結晶シ
リコンからなる浮遊ゲート２５、第１および第２
の制御ゲート２７，３１を形成した後に高濃度イ
オン注入により形成されるが、書き替え領域およ
びこれをソースを導通させるための第２の制御ゲ
ート３１下の基板領域のｎ型層はそれ程高濃度に
はできないため、各メモリ素子のソースが比較的
高い拡散層抵抗を介して共通接続された形にな
る。そこで、各メモリ素子のソース２２は拡散層
だけでなく、行方向に配設した第１のAl配線３
２に各行毎に共通接続している。ドレイン２３は
更にその上に絶縁膜３３を介して列方向に配設さ
れた第２のAl配線３４により、各列毎に共通接
続している。
800Åの熱酸化膜であり、また書込みおよび消去
動作を行なう領域のゲート絶縁膜２９はトンネル
効果を生じる程度の膜厚例えば200Å程度の熱酸
化膜とする。また、この素子をマトリクス状に配
列してアレイを構成する場合、ソース２２および
第１の制御ゲート２７は行方向に共通に、第２の
制御ゲート３１は列方向に共通に配設される。な
お、ソース２２はドレイン２３と共に、多結晶シ
リコンからなる浮遊ゲート２５、第１および第２
の制御ゲート２７，３１を形成した後に高濃度イ
オン注入により形成されるが、書き替え領域およ
びこれをソースを導通させるための第２の制御ゲ
ート３１下の基板領域のｎ型層はそれ程高濃度に
はできないため、各メモリ素子のソースが比較的
高い拡散層抵抗を介して共通接続された形にな
る。そこで、各メモリ素子のソース２２は拡散層
だけでなく、行方向に配設した第１のAl配線３
２に各行毎に共通接続している。ドレイン２３は
更にその上に絶縁膜３３を介して列方向に配設さ
れた第２のAl配線３４により、各列毎に共通接
続している。
次にこのメモリ素子の動作を説明する。このメ
モリ素子には外部から、ドレイン電位VD、ソー
ス電位VS、基板電位Vsub、第１の制御ゲート電
位VCG1、第２の制御ゲート電位VCG2が印加され
る。このメモリ素子は第３図の等価回路で示され
るから、浮遊ゲート２５の電位VFGは一般的に次
式で表わされる。
モリ素子には外部から、ドレイン電位VD、ソー
ス電位VS、基板電位Vsub、第１の制御ゲート電
位VCG1、第２の制御ゲート電位VCG2が印加され
る。このメモリ素子は第３図の等価回路で示され
るから、浮遊ゲート２５の電位VFGは一般的に次
式で表わされる。
VFG＝CCF1・VCG1＋CCF2・VCG2＋CS・VS＋CD・VD
＋CSub・Vsub／CCF1＋CCF2＋CS＋CD＋Csub ただし、CCF1、CCF2はそれぞれれ第１、第２の
制御ゲート２７，３１と浮遊ゲート２５の間の結
合容量、CD、Csub、CSはそれぞれドレイン２３、
基板２１、ソース２２（即ちｎ型層２８）と浮遊
ゲート２５の間の結合容量である。CCF1とCCF2は
略等しく、CSはこれより小さく設定される。上式
から、ドレイン電位VD、基板電位Vsub、ソース
電位VSを固定すると、第１の制御ゲート２７と
第２の制御ゲート３１を用いて浮遊ゲート２５の
電位レベルは３つの状態をとり得ることがわか
る。即ち(i)第１の制御ゲート２７と第２の制御ゲ
ート３１が共に高電位の場合、(ii)第１の制御ゲー
ト２７、第２の制御ゲート３１のいずれか一方が
高電位で他方が低電位の場合、(iii)第１の制御ゲー
ト２７と第２の制御ゲート３１が共に低電位の場
合、の３つに対応して浮遊ゲート２５の電位が決
まる。従つて、(i)の状態でかつソース電位VSが
低電位の場合、および(iii)の状態でかつソース電位
VSが高電位の場合にのみ、ｎ型層２８の領域で
浮遊ゲート２５下のゲート絶縁膜２９をトンネル
電流が流れ、他の状態では流れないように、この
ゲート絶縁膜２９の膜厚を選ぶことによつて、こ
の領域で選択的な書込みまたは消去を行なうこと
ができる。
＋CSub・Vsub／CCF1＋CCF2＋CS＋CD＋Csub ただし、CCF1、CCF2はそれぞれれ第１、第２の
制御ゲート２７，３１と浮遊ゲート２５の間の結
合容量、CD、Csub、CSはそれぞれドレイン２３、
基板２１、ソース２２（即ちｎ型層２８）と浮遊
ゲート２５の間の結合容量である。CCF1とCCF2は
略等しく、CSはこれより小さく設定される。上式
から、ドレイン電位VD、基板電位Vsub、ソース
電位VSを固定すると、第１の制御ゲート２７と
第２の制御ゲート３１を用いて浮遊ゲート２５の
電位レベルは３つの状態をとり得ることがわか
る。即ち(i)第１の制御ゲート２７と第２の制御ゲ
ート３１が共に高電位の場合、(ii)第１の制御ゲー
ト２７、第２の制御ゲート３１のいずれか一方が
高電位で他方が低電位の場合、(iii)第１の制御ゲー
ト２７と第２の制御ゲート３１が共に低電位の場
合、の３つに対応して浮遊ゲート２５の電位が決
まる。従つて、(i)の状態でかつソース電位VSが
低電位の場合、および(iii)の状態でかつソース電位
VSが高電位の場合にのみ、ｎ型層２８の領域で
浮遊ゲート２５下のゲート絶縁膜２９をトンネル
電流が流れ、他の状態では流れないように、この
ゲート絶縁膜２９の膜厚を選ぶことによつて、こ
の領域で選択的な書込みまたは消去を行なうこと
ができる。
実際には、第２図のメモリ素子は前述のように
基板上にマトリクス状に集積された１素子／セル
のメモリアレイが構成される。例えば第４図に示
すように４個のメモリ素子M1〜M4のマトリクス
を考える。M1とM2のソースS1は共通、M3とM4
のソースS2も共通である。同様に第１の制御ゲー
トCG11はM1，M2に共通、第１の制御ゲート
CG12はM3，M4に共通である。またドレインD1
および第２の制御ゲートCG21はM1，M3に共通、
ドレインD2および第２の制御ゲートCG22はM2，
M4に共通である。初期状態では各メモリ素子の
浮遊ゲートに電荷の蓄積がなく、この状態を例え
ば“１”とする。メモリ素子M1にデータを書込
むには、第１の制御ゲートCG11と第２の制御ゲ
ートCG21に＋20Vを印加し、それ以外の全ての
端子、即ちドレインD1，D2、ソースS1，S2、第
１の制御ゲートCG12、第２の制御ゲートCG22は
0Vとする。このようにすると、メモリ素子M1の
浮遊ゲート２５は高電位となり、第１、第２の制
御ゲートCG11，CG21の交差する領域のゲート絶
縁膜２９を通してｎ型層２８からエレクトロンが
浮遊ゲート２５に注入される。これによりメモリ
素子M1はしきい値が正方向に移動して書込み状
態“０”となる。
基板上にマトリクス状に集積された１素子／セル
のメモリアレイが構成される。例えば第４図に示
すように４個のメモリ素子M1〜M4のマトリクス
を考える。M1とM2のソースS1は共通、M3とM4
のソースS2も共通である。同様に第１の制御ゲー
トCG11はM1，M2に共通、第１の制御ゲート
CG12はM3，M4に共通である。またドレインD1
および第２の制御ゲートCG21はM1，M3に共通、
ドレインD2および第２の制御ゲートCG22はM2，
M4に共通である。初期状態では各メモリ素子の
浮遊ゲートに電荷の蓄積がなく、この状態を例え
ば“１”とする。メモリ素子M1にデータを書込
むには、第１の制御ゲートCG11と第２の制御ゲ
ートCG21に＋20Vを印加し、それ以外の全ての
端子、即ちドレインD1，D2、ソースS1，S2、第
１の制御ゲートCG12、第２の制御ゲートCG22は
0Vとする。このようにすると、メモリ素子M1の
浮遊ゲート２５は高電位となり、第１、第２の制
御ゲートCG11，CG21の交差する領域のゲート絶
縁膜２９を通してｎ型層２８からエレクトロンが
浮遊ゲート２５に注入される。これによりメモリ
素子M1はしきい値が正方向に移動して書込み状
態“０”となる。
次にメモリ素子M1の内容を消去する場合には、
ソースS1，S2に＋20Vを印加し、ドレインD1，
D2は開放（または＋20V）とし、第１の制御ゲー
トCG11と第２の制御ゲートCG21を0V、第１の制
御ゲートCG12と第２の制御ゲートCG22を＋20V
とする。これにより、メモリ素子M1のみその浮
遊ゲート２５が低電位となり、浮遊ゲート２５に
蓄積されていたエレクトロンがトンネル電流によ
つてｎ型層２８、即ちソースに放出されて“１”
状態に戻る。
ソースS1，S2に＋20Vを印加し、ドレインD1，
D2は開放（または＋20V）とし、第１の制御ゲー
トCG11と第２の制御ゲートCG21を0V、第１の制
御ゲートCG12と第２の制御ゲートCG22を＋20V
とする。これにより、メモリ素子M1のみその浮
遊ゲート２５が低電位となり、浮遊ゲート２５に
蓄積されていたエレクトロンがトンネル電流によ
つてｎ型層２８、即ちソースに放出されて“１”
状態に戻る。
メモリ素子M1の内容を読出す場合には、ドレ
インD1に読出し電位（例えば＋5V）、第１の制御
ゲートCG11に選択電位（例えば＋5V）を印加
し、それ以外は全て0Vとする。これにより、メ
モリ素子M1が“１”の場合にはチヤネル電流が
流れ、“０”の場合にはチヤネル電流が流れない
ことから、“１”、“０”の判別ができる。
インD1に読出し電位（例えば＋5V）、第１の制御
ゲートCG11に選択電位（例えば＋5V）を印加
し、それ以外は全て0Vとする。これにより、メ
モリ素子M1が“１”の場合にはチヤネル電流が
流れ、“０”の場合にはチヤネル電流が流れない
ことから、“１”、“０”の判別ができる。
ところで、上記のような消去動作では、しきい
値は初期状態に変化するのではなく、初期状態よ
り更に負の方向にまで変化する。この様子を第５
図に示す。即ち初期状態“１”でしきい値Vt0（＞
０）、書込み状態“０”でしきい値がVt0より大き
いVt1で、いずれもＥタイプであるが、消去状態
ではしきい値がVt0′（＜０）のＤタイプになる。
このような消去状態では、メモリ素子が通常のゲ
ート構造であるとすると、読出し動作に際してゲ
ート電圧が0Vの非選択状態にあるメモリ素子に
もチヤネル電流が流れることになり、選択読出し
ができなくなる。しかしこの実施例のメモリ素子
は第２図ｂに示したように、浮遊ゲート２５をオ
フセツト構造とし、第１の制御ゲート２７が残り
のチヤネル領域についてゲート電極として機能す
るようになつている。従つて消去動作によつて浮
遊ゲート２５下の領域がＤタイプになつても、メ
モリ素子全体としてのしきい値は第１の制御ゲー
ト２７の下の領域で決まる初期状態のしきい値
Vt0以下にはならない。つまりメモリ素子は常に
Ｅタイプの領域で動作することになり、第１の制
御ゲート２７を0Vとした非選択のメモリ素子に
チヤンネル電流が流れることはない。即ち、第５
図に示すように、選択される行の第１の制御ゲー
トに選択電位VRを与え、それ以外の第１の制御
ゲートを0Vとして、確実に選択的読出しが行な
われることになる。
値は初期状態に変化するのではなく、初期状態よ
り更に負の方向にまで変化する。この様子を第５
図に示す。即ち初期状態“１”でしきい値Vt0（＞
０）、書込み状態“０”でしきい値がVt0より大き
いVt1で、いずれもＥタイプであるが、消去状態
ではしきい値がVt0′（＜０）のＤタイプになる。
このような消去状態では、メモリ素子が通常のゲ
ート構造であるとすると、読出し動作に際してゲ
ート電圧が0Vの非選択状態にあるメモリ素子に
もチヤネル電流が流れることになり、選択読出し
ができなくなる。しかしこの実施例のメモリ素子
は第２図ｂに示したように、浮遊ゲート２５をオ
フセツト構造とし、第１の制御ゲート２７が残り
のチヤネル領域についてゲート電極として機能す
るようになつている。従つて消去動作によつて浮
遊ゲート２５下の領域がＤタイプになつても、メ
モリ素子全体としてのしきい値は第１の制御ゲー
ト２７の下の領域で決まる初期状態のしきい値
Vt0以下にはならない。つまりメモリ素子は常に
Ｅタイプの領域で動作することになり、第１の制
御ゲート２７を0Vとした非選択のメモリ素子に
チヤンネル電流が流れることはない。即ち、第５
図に示すように、選択される行の第１の制御ゲー
トに選択電位VRを与え、それ以外の第１の制御
ゲートを0Vとして、確実に選択的読出しが行な
われることになる。
また本実施例では、各メモリ素子のソース２
２、ドレイン２３は多層Al配線によつて互いに
直交する方向に共通接続されている。ソース２２
は原理的には基板内の拡散層のみで行方向に共通
接続されているが、前述のように第２の制御ゲー
ト３１下に予め形成されるｎ型層２８はトンネル
効果をおこすために余り高濃度にできず、従つて
これだけではソースが比較的高い拡散抵抗で接続
されたことになり高速動作ができない。この点本
実施例では、第１のAl配線３２でソースを共通
接続するため高速の読出し動作が可能となる。
２、ドレイン２３は多層Al配線によつて互いに
直交する方向に共通接続されている。ソース２２
は原理的には基板内の拡散層のみで行方向に共通
接続されているが、前述のように第２の制御ゲー
ト３１下に予め形成されるｎ型層２８はトンネル
効果をおこすために余り高濃度にできず、従つて
これだけではソースが比較的高い拡散抵抗で接続
されたことになり高速動作ができない。この点本
実施例では、第１のAl配線３２でソースを共通
接続するため高速の読出し動作が可能となる。
また第２図のメモリ素子は、第１、第２の制御
ゲート２７，３１と浮遊ゲート２５との結合容量
CCF1、CCF2はほぼ等しく、ｎ型層２８（即ちソー
ス２２）と浮遊ゲート２５との結合容量CSはこれ
より小さくなる様に構成されている。これにより
高い動作マージンが得られる。即ち、CCF1、CCF2
のばらつきが大きいとオン／オフ比が小さくな
り、またCSが大きくなるとこれもオン／オフ比を
下げることになるからである。
ゲート２７，３１と浮遊ゲート２５との結合容量
CCF1、CCF2はほぼ等しく、ｎ型層２８（即ちソー
ス２２）と浮遊ゲート２５との結合容量CSはこれ
より小さくなる様に構成されている。これにより
高い動作マージンが得られる。即ち、CCF1、CCF2
のばらつきが大きいとオン／オフ比が小さくな
り、またCSが大きくなるとこれもオン／オフ比を
下げることになるからである。
本発明の別の実施例を第６図ａ〜ｃに示す。ａ
は平面図、ｂ，ｃはそれぞれａのＡ−A′，Ｂ−
B′断面図である。第２図の実施例と対応する部
分については同一符号を付して説明を省略し、異
なる部分につき説明すると、この実施例では、先
の実施例で第３の制御ゲートとして形成したｎ型
層２８を設けていない。即ちこの実施例では、基
板２１そのものを第３の制御ゲートとして機能さ
せるのである。また、この実施例では第２の制御
ゲート３１と浮遊ゲート２５との間で電荷の授受
を行なうため、両者間のゲート絶縁膜２６をトン
ネル効果が生じる程度の膜厚とする。
は平面図、ｂ，ｃはそれぞれａのＡ−A′，Ｂ−
B′断面図である。第２図の実施例と対応する部
分については同一符号を付して説明を省略し、異
なる部分につき説明すると、この実施例では、先
の実施例で第３の制御ゲートとして形成したｎ型
層２８を設けていない。即ちこの実施例では、基
板２１そのものを第３の制御ゲートとして機能さ
せるのである。また、この実施例では第２の制御
ゲート３１と浮遊ゲート２５との間で電荷の授受
を行なうため、両者間のゲート絶縁膜２６をトン
ネル効果が生じる程度の膜厚とする。
先の実施例と同様、マトリクス配列されたメモ
リ素子の選択的書込み、消去および読出し動作を
説明すると、次のとおりである。まず書込みの場
合、ソース２２、ドレイン２３および基板２１を
全て高電位（例えば＋20V）とする。そして第１
の制御ゲート２７は選択された行を高電位、残り
を低電位（例えば0V）とし、第２の制御ゲート
３１は選択された列を低電位、残りを高電位とす
る。これにより、選択されたメモリセルにおいて
のみ、浮遊ゲート２５が十分な高電位でかつ第２
の制御ゲート３１が低電位となり、第２の制御ゲ
ート３１からゲート絶縁膜２６を介してトンネル
電流によつてエレクトロンが浮遊ゲート２５に注
入され、書込み状態“０”となる。次に消去の場
合は、ソース２２、ドレイン２３および基板２１
を全て低電位とする。そして第１の制御ゲート２
７は選択された行を低電位、残りを高電位とし、
第２の制御ゲート３１は選択された列を高電位、
残りを低電位とする。これにより、選択されたメ
モリセルにおいてのみ、浮遊ゲート２５が十分低
電位でかつ第２の制御ゲート３１が高電位とな
り、浮遊ゲート２５からトンネル電流によつて第
２の制御ゲート３１にエレクトロンが放出され、
消去状態“１”となる。読出し動作については先
の実施例と同様である。
リ素子の選択的書込み、消去および読出し動作を
説明すると、次のとおりである。まず書込みの場
合、ソース２２、ドレイン２３および基板２１を
全て高電位（例えば＋20V）とする。そして第１
の制御ゲート２７は選択された行を高電位、残り
を低電位（例えば0V）とし、第２の制御ゲート
３１は選択された列を低電位、残りを高電位とす
る。これにより、選択されたメモリセルにおいて
のみ、浮遊ゲート２５が十分な高電位でかつ第２
の制御ゲート３１が低電位となり、第２の制御ゲ
ート３１からゲート絶縁膜２６を介してトンネル
電流によつてエレクトロンが浮遊ゲート２５に注
入され、書込み状態“０”となる。次に消去の場
合は、ソース２２、ドレイン２３および基板２１
を全て低電位とする。そして第１の制御ゲート２
７は選択された行を低電位、残りを高電位とし、
第２の制御ゲート３１は選択された列を高電位、
残りを低電位とする。これにより、選択されたメ
モリセルにおいてのみ、浮遊ゲート２５が十分低
電位でかつ第２の制御ゲート３１が高電位とな
り、浮遊ゲート２５からトンネル電流によつて第
２の制御ゲート３１にエレクトロンが放出され、
消去状態“１”となる。読出し動作については先
の実施例と同様である。
この実施例によつても先の実施例と同様の効果
が得られることは明らかである。
が得られることは明らかである。
なお本発明は上記各実施例に限られるものでは
ない。例えば上記実施例では各メモリ素子のソー
スを行方向に配設したAl配線３２に共通接続し
たが、第７図に示すように、ソースを共通接続す
るAl膜７１（斜線で示す）を、第２のAl配線が
ドレインとコンタクトする領域７２に窓をあけた
状態でチツプ全面に配設して第１のAl配線を一
体化してもよい。また上記実施例におけるソース
コンタクトホール位置をずらすことにより、各メ
モリセルのドレインを列方向に共通接続する第２
のAl配線とソースを共通接続する第１のAl配線
を平行に配設してもよい。また書込み動作につい
ては、従来と同様にチヤネル領域からホツトエレ
クトロンを注入する方式を用いることができる。
またメモリ素子のソース、ドレインについては上
記実施例と逆に考えてもよいし、ｐチヤネルのメ
モリ素子を用いることもできる。更に、浮遊ゲー
トと第１の制御ゲートのチヤネル領域に対する配
置は、上記実施例と逆に浮遊ゲートがチヤネル領
域の周辺部をおおい、第１の制御ゲートが中央部
をおおうように設計してもよい。第１、第２の制
御ゲートを上記実施例と逆にすることも勿論可能
である。
ない。例えば上記実施例では各メモリ素子のソー
スを行方向に配設したAl配線３２に共通接続し
たが、第７図に示すように、ソースを共通接続す
るAl膜７１（斜線で示す）を、第２のAl配線が
ドレインとコンタクトする領域７２に窓をあけた
状態でチツプ全面に配設して第１のAl配線を一
体化してもよい。また上記実施例におけるソース
コンタクトホール位置をずらすことにより、各メ
モリセルのドレインを列方向に共通接続する第２
のAl配線とソースを共通接続する第１のAl配線
を平行に配設してもよい。また書込み動作につい
ては、従来と同様にチヤネル領域からホツトエレ
クトロンを注入する方式を用いることができる。
またメモリ素子のソース、ドレインについては上
記実施例と逆に考えてもよいし、ｐチヤネルのメ
モリ素子を用いることもできる。更に、浮遊ゲー
トと第１の制御ゲートのチヤネル領域に対する配
置は、上記実施例と逆に浮遊ゲートがチヤネル領
域の周辺部をおおい、第１の制御ゲートが中央部
をおおうように設計してもよい。第１、第２の制
御ゲートを上記実施例と逆にすることも勿論可能
である。
第１図ａ〜ｃは従来の不揮発性半導体メモリ素
子の要部構造を示す図、第２図ａ〜ｄは本発明の
一実施例におけるメモリ素子の要部構造を示す
図、第３図はそのメモリ素子の等価回路図、第４
図は上記メモリ素子をマトリクス配列した様子を
示す図、第５図は上記メモリ素子の動作特性を示
す図、第６図ａ〜ｃは別の実施例のメモリ素子の
要部構造を示す図、第７図はAl配線の変形パタ
ーンを示す図である。 ２１……ｐ型Si基板、２２……n+型ソース、２
３……n+型ドレイン、２４，２６，２９，３０
……ゲート絶縁膜、２５……浮遊ゲート、２７…
…第１の制御ゲート、２８……ｎ型層（第３の制
御ゲート）、３１……第２の制御ゲート、３２…
…第１のAl配線、３４……第２のAl配線。
子の要部構造を示す図、第２図ａ〜ｄは本発明の
一実施例におけるメモリ素子の要部構造を示す
図、第３図はそのメモリ素子の等価回路図、第４
図は上記メモリ素子をマトリクス配列した様子を
示す図、第５図は上記メモリ素子の動作特性を示
す図、第６図ａ〜ｃは別の実施例のメモリ素子の
要部構造を示す図、第７図はAl配線の変形パタ
ーンを示す図である。 ２１……ｐ型Si基板、２２……n+型ソース、２
３……n+型ドレイン、２４，２６，２９，３０
……ゲート絶縁膜、２５……浮遊ゲート、２７…
…第１の制御ゲート、２８……ｎ型層（第３の制
御ゲート）、３１……第２の制御ゲート、３２…
…第１のAl配線、３４……第２のAl配線。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートとこれに容量結合する制御ゲート
を有するメモリ素子を半導体基板上にマトリクス
状に集積形成してなる不揮発性半導体メモリ装置
において、各メモリ素子のソースは、行方向に拡
散層配線により共通接続されると共に、この拡散
層配線に所定箇所でコンタクトする第１層金属配
線が重ねて配設され、各メモリ素子のドレインは
列方向に第２層金属配線に共通接続されているこ
とを特徴とする不揮発性半導体メモリ装置。 ２ 第１層金属配線は、第２層金属配線がドレイ
ンにコンタクトする領域に窓が開けられた状態で
チツプ全面に配設されている特許請求の範囲第１
項記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029964A JPS58147157A (ja) | 1982-02-26 | 1982-02-26 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029964A JPS58147157A (ja) | 1982-02-26 | 1982-02-26 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147157A JPS58147157A (ja) | 1983-09-01 |
| JPH035674B2 true JPH035674B2 (ja) | 1991-01-28 |
Family
ID=12290647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029964A Granted JPS58147157A (ja) | 1982-02-26 | 1982-02-26 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147157A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644628B2 (ja) * | 1986-06-30 | 1994-06-08 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
-
1982
- 1982-02-26 JP JP57029964A patent/JPS58147157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147157A (ja) | 1983-09-01 |
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