JPH0359464B2 - - Google Patents
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- JPH0359464B2 JPH0359464B2 JP18598284A JP18598284A JPH0359464B2 JP H0359464 B2 JPH0359464 B2 JP H0359464B2 JP 18598284 A JP18598284 A JP 18598284A JP 18598284 A JP18598284 A JP 18598284A JP H0359464 B2 JPH0359464 B2 JP H0359464B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムにおける入出力
アダプタ制御方式に関し、特にCPUと入出力ア
ダプタとが切り離されて非同期に動作するシステ
ムにおいて、CPUから入出力アダプタへ入出力
コマンドを発行する際の制御方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an input/output adapter control method in a data processing system, and particularly in a system where the CPU and the input/output adapter are separated and operate asynchronously, the present invention relates to an input/output adapter control method in a data processing system. It relates to a control method when issuing input/output commands to an output adapter.
第２図は、本発明が対象とする入出力アダプタ
をそなえたデータ処理システムの概要図である。
FIG. 2 is a schematic diagram of a data processing system equipped with an input/output adapter to which the present invention is applied.
図において、１はCPU、２は主記憶装置、３
はバス、４，５は入出力アダプタ、６は入出力デ
バイス＃１、７は入出力デバイス＃２を示してい
る。 In the figure, 1 is the CPU, 2 is the main memory, and 3
is a bus, 4 and 5 are input/output adapters, 6 is an input/output device #1, and 7 is an input/output device #2.
従来、CPU１が入出力命令を発行する際にと
られる入出力アダプタ４に対する制御方法として
は、
CPUが入出力アダプタ内部へコマンド情報
を１個ずつ設定し、起動指示を行う方法と、
毎回、CPU１が主記憶装置２の定められた
固定番地へコマンド群の先頭アドレスを設定し
て、命令を発行し、入出力アダプタは上記固定
番地から先頭アドレスを取り出して、そのアド
レスのコマンドワードから順次実行する方法、
がある。しかし、の方法の場合は、入出力アダ
プタ４の制御の全てにCPU１が介入することに
なるため、CPUの負担が大きくなつて、処理能
率が低下するという欠点があり、またの方法の
場合は、CPUが主記憶装置の固定番地へコマン
ド群の先頭アドレスをその都度設定し、入出力ア
ダプタが取得可能となるようにするための時間が
オーバーヘツドとして生じ、CPUの負担となる
とともに入出力命令の実行時間がその分長くなる
という欠点があつた。 Conventionally, the control method for the input/output adapter 4 taken when the CPU 1 issues an input/output command is a method in which the CPU sets command information inside the input/output adapter one by one and issues a startup instruction. sets the start address of a command group to a predetermined fixed address in main memory 2 and issues an instruction, and the input/output adapter retrieves the start address from the fixed address and executes the command word at that address sequentially. There is a method. However, in the case of method (2), the CPU 1 intervenes in all control of the input/output adapter 4, which increases the load on the CPU and reduces processing efficiency. , the time required for the CPU to set the start address of a command group to a fixed address in the main memory each time so that the input/output adapter can be acquired is generated as overhead, which burdens the CPU and reduces the number of input/output commands. The disadvantage was that the execution time was correspondingly longer.
本発明は、上記問題点を解決するため、CPU
の入出力命令発行時に、その都度コマンド先頭ア
ドレスを固定番地に設定したり、入出力アダプタ
に対してコマンド先頭アドレスを通知するのでは
なく、予め各入出力デバイスごとのコマンド先頭
アドレスを入出力アダプタに通知しておき、
CPUが入出力命令を発行したときには、入出力
アダプタは直ちにコマンド先頭アドレスから順次
コマンドワードを取り出し、入出力命令を実行で
きるようにするものである。
In order to solve the above problems, the present invention
When issuing an input/output command, instead of setting the command start address to a fixed address each time or notifying the command start address to the input/output adapter, the command start address for each input/output device can be set in advance to the input/output adapter. Please notify
When the CPU issues an input/output command, the input/output adapter immediately retrieves command words sequentially from the command start address, making it possible to execute the input/output command.
そしてそれによる本発明の構成は、CPUと入
出力アダプタが非同期で動作し、入出力アダプタ
は、CPUからの入出力命令に応答して主記憶装
置の入出力装置ごとに定められた領域から実行す
べきコマンドを取り出し、指示された入出力装置
に対する入出力制御を実行するデータ処理システ
ムにおいて、CPUは入出力アダプタに対して、
予め入出力装置の機番ごとのコマンド先頭アドレ
スを通知しておき、CPUは入出力命令を発行す
る時には入出力アダプタに対して入出力装置の機
番のみを通知し、入出力アダプタは入出力装置の
機番を確認し、主記憶装置の入出力装置ごとに定
められた領域から実行すべきコマンドを順次取り
出し入出力制御を実行することを特徴とするもの
である。 According to the configuration of the present invention, the CPU and the input/output adapter operate asynchronously, and the input/output adapter executes the command from an area determined for each input/output device in the main memory in response to input/output commands from the CPU. In a data processing system that retrieves commands to be executed and executes input/output control for the specified input/output device, the CPU sends commands to the input/output adapter,
The command start address for each input/output device number is notified in advance, and when the CPU issues an input/output command, it notifies only the input/output device number to the input/output adapter, and the input/output adapter This system is characterized in that the machine number of the device is confirmed, commands to be executed are sequentially retrieved from an area determined for each input/output device in the main storage device, and input/output control is executed.
以下に、本発明の詳細を実施例にしたがつて説
明する。
The details of the present invention will be explained below with reference to Examples.
第１図は本発明の１実施例システムの構成図で
あり、第３図はその動作例を示すタイムチヤート
である。 FIG. 1 is a block diagram of a system according to an embodiment of the present invention, and FIG. 3 is a time chart showing an example of its operation.
第１図において、１はCPU、２は主記憶装置、
３はバス、４，５は入出力アダプタ、６は入出力
デバイス＃１、７は入出力デバイス＃２、８，
８′はそれぞれ入出力デバイス＃１、＃２用のユ
ニツト制御ワードUCW（＃１）、とUCW（＃２）、
９，９′はそれぞれ入出力デバイス＃１、＃２用
のコマンド群を示す。また８ａ，８a′はそれぞれ
UCW（＃１）、とUCW（＃２）に設けられたコマ
ンド先頭アドレス格納領或である。 In Figure 1, 1 is the CPU, 2 is the main memory,
3 is a bus, 4 and 5 are input/output adapters, 6 is input/output device #1, 7 is input/output device #2, 8,
8' are unit control words UCW (#1) and UCW (#2) for input/output devices #1 and #2, respectively.
9 and 9' indicate command groups for input/output devices #1 and #2, respectively. Also, 8a and 8a' are respectively
This is a command start address storage area provided in UCW (#1) and UCW (#2).
ユニツト制御ワードUCW（＃１）、（＃２）……
は、入出力アダプタが、配下の複数の入出力デバ
イス＃１，＃２を多重制御するための制御情報と
して使用される。ユニツト制御ワードUCWは、
動作可能状態と動作状態をもつ。 Unit control word UCW (#1), (#2)...
is used as control information for the input/output adapter to multiplex control multiple input/output devices #1 and #2 under its control. The unit control word UCW is
It has an operational state and an operational state.
各ユニツト制御ワードUCW内のコマンド先頭
アドレス格納領域８ａ，８a′、……には、それぞ
れの入出力デバイス＃１，＃２、……を制御する
ための主記憶装置２内のコマンド群９，９′…を
ポイントするためのコマンド先頭アドレスが、
IPL（初期プログラムローデイング）時に設定さ
れる。このためCPUは、以後の入出力命令発行
ごとに先頭コマンドアドレスを設定あるいは通知
する動作は不要となる。 The command start address storage areas 8a, 8a', . . . in each unit control word UCW contain a command group 9, . The command start address to point to 9'... is
Set at IPL (Initial Program Loading). Therefore, the CPU does not need to set or notify the first command address every time an input/output command is issued thereafter.
コマンド群９，９′は、入出力デバイスの種別
ごとに予め定められた制御内容をもち、たとえば
プリンタの場合であれば、コマンドワードCW−
１がプリント、CW−２が紙送りなどとなつてい
る。 The command groups 9 and 9' have predetermined control contents for each type of input/output device; for example, in the case of a printer, the command word CW-
1 is for printing, CW-2 is for paper feeding, etc.
次に、第３図のタイムチヤートにしたがつて、
第１図の実施例システムの動作を説明する。 Next, according to the time chart in Figure 3,
The operation of the embodiment system shown in FIG. 1 will be explained.
はIPL時であり、CPUは各ユニツト制御ワー
ドUCWごとに、コマンド群の先頭アドレスを、
コマンド先頭アドレス格納領域８ａ，８a′、…
…に格納する。また各ユニツト制御ワード
UCWは動作可能状態に設定されている。 is the time of IPL, and the CPU stores the start address of the command group for each unit control word UCW.
Command start address storage areas 8a, 8a',...
Store in... Also, each unit control word
UCW is set to operational state.
では、CPUが入出力命令を発行し、入出力
デバイス１を起動したところであり、UCW
（＃１）は動作状態となる。 Now, the CPU has issued an I/O command and activated I/O device 1, and UCW
(#1) is in the operating state.
ではUCW（＃１）のコマンド先頭アドレス格
納領域８ａから実行すべきコマンド群の先頭ア
ドレスを取り出し、主記憶装置２のコマンド群
９から先頭のコマンドワードCW−１をフエツ
チして、入出力デバイス＃１を起動する。CW
−１は、データ転送コマンドであるとする。 Now, take out the start address of the command group to be executed from the command start address storage area 8a of UCW (#1), fetch the start command word CW-1 from the command group 9 of the main storage device 2, and write it to the input/output device #1. Start 1. C.W.
-1 is assumed to be a data transfer command.
では、主記憶装置２と入出力デバイス＃１と
の間でデータ転送が実行される。 Then, data transfer is executed between the main storage device 2 and the input/output device #1.
では、データ転送終了により、入出力デバイ
ス＃１から入出力アダプタ４へ終了割り込みが
上げられる。 Now, upon completion of the data transfer, a completion interrupt is raised from the input/output device #1 to the input/output adapter 4.
では、入出力アダプタ４が、CPUに割り込
みを上げることなく、入出力デバイスからの割
り込みを処理し、次のコマンドCW−２をフエ
ツチして入出力デバイス＃１を再起動する。 Now, the input/output adapter 4 processes the interrupt from the input/output device without raising an interrupt to the CPU, fetches the next command CW-2, and restarts the input/output device #1.
このようにして、入出力アダプタ４はコマンド
群９の各コマンドを順次フエツチし、入出力デバ
イスを制御することができる。 In this way, the input/output adapter 4 can sequentially fetch each command of the command group 9 and control the input/output device.
以上のように本発明によれば、CPUは入出力
命令発行時に、コマンド群の先頭アドレスの設定
あるいは通知処理が不要となるので、命令実行時
間を短縮することができ、処理速度が向上する。
As described above, according to the present invention, the CPU does not need to set or notify the start address of a command group when issuing an input/output command, so the command execution time can be shortened and the processing speed can be improved.
第１図は本発明の１実施例システムの構成図、
第２図は入出力アダプタをそなえたデータ処理シ
ステムの一般的な構成図、第３図は動作例を説明
するためのタイムチヤートである。
図中、１はCPU、２は主記憶装置、３はバス、
４および５は入出力アダプタ、６および７は入出
力デバイス、８および８′はユニツト制御ワード
UCW（＃１）と（＃２）、８ａおよび８a′はコマ
ンド先頭アドレス格納領域、９および９′はコマ
ンド群を示す。
FIG. 1 is a configuration diagram of a system according to an embodiment of the present invention.
FIG. 2 is a general configuration diagram of a data processing system equipped with an input/output adapter, and FIG. 3 is a time chart for explaining an example of operation. In the figure, 1 is the CPU, 2 is the main memory, 3 is the bus,
4 and 5 are input/output adapters, 6 and 7 are input/output devices, and 8 and 8' are unit control words.
UCW (#1) and (#2), 8a and 8a' are command start address storage areas, and 9 and 9' are command groups.
Claims (1)
入出力アダプタは、CPUからの入出力命令に応
答して主記憶装置の入出力装置ごとに定められた
領域から実行すべきコマンドを取り出し、指示さ
れた入出力装置に対する入出力制御を実行するデ
ータ処理システムにおいて、 CPUは入出力アダプタに対して、予め入出力
装置の機番ごとのコマンド先頭アドレスを通知し
ておき、 CPUは入出力命令を発行する時には入出力ア
ダプタに対して入出力装置の機番のみを通知し、 入出力アダプタは入出力装置の機番を確認し、
主記憶装置の入出力装置ごとに定められた領域か
ら実行すべきコマンドを順次取り出し入出力制御
を実行する ことを特徴とする入出力アダプタ制御方法。[Claims] 1. The CPU and the input/output adapter operate asynchronously,
In response to input/output commands from the CPU, the input/output adapter retrieves commands to be executed from the area specified for each input/output device in the main storage device, and then outputs data that executes input/output control for the specified input/output device. In the processing system, the CPU notifies the input/output adapter in advance of the command start address for each input/output device model number, and when issuing an input/output command, the CPU notifies the input/output adapter of the input/output device. Only the machine number is notified, the input/output adapter checks the machine number of the input/output device, and
1. An input/output adapter control method, comprising sequentially fetching commands to be executed from an area determined for each input/output device in a main storage device and executing input/output control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18598284A JPS6182259A (en) | 1984-09-05 | 1984-09-05 | Input and output adaptor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18598284A JPS6182259A (en) | 1984-09-05 | 1984-09-05 | Input and output adaptor control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182259A JPS6182259A (en) | 1986-04-25 |
| JPH0359464B2 true JPH0359464B2 (en) | 1991-09-10 |
Family
ID=16180285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18598284A Granted JPS6182259A (en) | 1984-09-05 | 1984-09-05 | Input and output adaptor control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182259A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122447A (en) * | 1987-11-06 | 1989-05-15 | Fujitsu Ltd | Printer control system |
-
1984
- 1984-09-05 JP JP18598284A patent/JPS6182259A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182259A (en) | 1986-04-25 |
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