JPH0362049B2

JPH0362049B2 -

Info

Publication number: JPH0362049B2
Application number: JP57216379A
Authority: JP
Inventors: Akihiro Yamazaki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-12-10
Filing date: 1982-12-10
Publication date: 1991-09-24
Also published as: JPS59105713A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は多入力を有するラツチ回路に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a latch circuit having multiple inputs.

[Technical background of the invention and its problems]

マイクロコンピユータ等では、データを或る期
間保持するために、クロツクドインバータを用い
たラツチ回路がよく使用される。このラツチ回路
が多入力の場合、通常第１図のような回路構成を
している。この図では、多入力の一例として２入
力の場合を示している。即ちクロツクドインバー
タ１，２、インバータ３は多入力のダイナミツク
ラツチ回路を構成し、クロツクドインバータ４は
このラツチ回路の帰還ループとなつてスタテイツ
ク保持部を形成するデータ保持部である。ノア回
路５、インバータ６はクロツクドインバータ４の
クロツクφ_C，_Cを得るための回路である。 In microcomputers and the like, latch circuits using clocked inverters are often used to hold data for a certain period of time. When this latch circuit has multiple inputs, it usually has a circuit configuration as shown in FIG. This figure shows a case of two inputs as an example of multiple inputs. That is, clocked inverters 1, 2, and inverter 3 constitute a multi-input dynamic latch circuit, and clocked inverter 4 is a data holding section that forms a feedback loop of this latch circuit and forms a static holding section. The NOR circuit 5 and the inverter 6 are circuits for obtaining the clocks φ _C and _C of the clocked inverter 4.

この第１図の原理は次のようである。即ちφ_A，
φ_B，φ_Cで示されるクロツクは、クロツクドイン
バータ１，２，４のＮチヤネル型トランジスタの
ゲート入力を意味し、またＰチヤネル型トランジ
スタには上記クロツクの反転信号が入ることは周
知のことである。またクロツクφ_A，φ_Bは同時に
ロジツク的に“Ｈ”（高）レベルとはならないこ
とも周知である。このラツチ回路は、クロツク
φ_Aのロジツク的“Ｈ”レベルの期間にデータD₁
を書き込み、クロツクφ_Aがロジツク的に“Ｌ”
（低）レベルになるとクロツクφ_Cが“Ｈ”レベル
になるため、スタテイツクにD₁を保持する。ま
た逆にφ_Bのロジツク的“Ｈ”レベルの期間にデ
ータD₂を書き込み、クロツクφ_Bが“Ｌ”レベル
になるとクロツクφ_Cが“Ｈ”レベルになるため、
スタテイツクにD₂を保持する。 The principle of FIG. 1 is as follows. That is, φ _A ,
It is well known that the clocks indicated by φ _B and φ _C are the gate inputs of the N-channel transistors of clocked inverters 1, 2, and 4, and that the inverted signals of the above clocks are input to the P-channel transistors. That's true. It is also well known that the clocks φ _A and φ _B cannot be logically at the "H" (high) level at the same time. This latch circuit outputs data D ₁ during the logic “H” level period of clock _φA .
is written, and clock _φA becomes “L” logically.
When the clock reaches the (low) level, the clock _φC goes to the "H" level, so _D1 is held statically. Conversely, data D ₂ is written during the period when φ _B is at the logical "H" level, and when the clock φ _B goes to the "L" level, the clock φ _C goes to the "H" level.
Hold D ₂ statically.

第１図の多入力ラツチ回路の問題点は、帰還用
のクロツクドインバータ４を制御するクロツク
φ_C，_Cを形成するために、コントロールゲート
５，６を必要とし、回路が複雑になることであ
る。即ちクロツクドインバータ４でトランジスタ
が４個、ノア回路５でトランジスタが４個、イン
バータ６でトランジスタが２個、合計10個のトラ
ンジスタが必要である。従つてこのような多数の
素子を必要とする半導体集積回路では集積度が低
下し、またパターンレイアウトがやりにくくなる
という欠点がある。 The problem with the multi-input latch circuit shown in FIG. 1 is that control gates 5 and 6 are required to form the clocks φ _C and _C that control the feedback clocked inverter 4, making the circuit complicated. It is. That is, the clocked inverter 4 requires four transistors, the NOR circuit 5 requires four transistors, and the inverter 6 requires two transistors, for a total of 10 transistors. Therefore, a semiconductor integrated circuit that requires such a large number of elements has the disadvantage that the degree of integration is reduced and pattern layout becomes difficult.

[Purpose of the invention]

本発明は上記実情に鑑みてなされたもので、ロ
ジツク的に従来例と同じ機能を有する多入力ラツ
チ回路を、従来例よりも簡単な回路構成で実現し
ようとするものである。 The present invention has been made in view of the above circumstances, and is intended to realize a multi-input latch circuit having the same logical functions as the conventional example, but with a simpler circuit configuration than the conventional example.

[Summary of the invention]

即ち従来例では、書き込み用のクロツク信号を
コントロールゲートに入れ、その出力を帰還ルー
プのクロツクドインバータの制御クロツクとして
いたが、本発明では書き込み用のクロツク（タイ
ミング信号）をコントロールゲートを介さず、直
接に帰還ループの制御クロツクとして用いるよう
にしたものである。 That is, in the conventional example, the write clock signal was input to the control gate and its output was used as the control clock for the clocked inverter in the feedback loop, but in the present invention, the write clock (timing signal) is inputted without going through the control gate. , which is used directly as a control clock for the feedback loop.

[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明す
る。第２図は同実施例の回路図であるが、これは
第１図の従来例と対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略
し、特徴とする点の説明を行なう。第２図の回路
はインバータ３の帰還ループが特徴である。即ち
接地と出力端O₁との間に“ｎ＋１”個（ｎは多
入力ラツチの入力数で、この場合“２”）のＮチ
ヤネル型トランジスタ１１〜１３を直列接続し、
前記接地より高電位の電源V_DDと出力端O₁との間
に“ｎ＋１”個のＰチヤネル型トランジスタ１４
〜１６を直列接続する。トランジスタ１６，１５
のゲートにクロツク信号φ_A，φ_Bを供給し、トラ
ンジスタ１２，１３のゲートにクロツク_A，_B
を供給し、トランジスタ１１，１４のゲートに保
持データを入力し、出力端O₁から保持データを
出力するものである。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a circuit diagram of the same embodiment, but since this is an example in which it corresponds to the conventional example shown in FIG. I will explain the points. The circuit of FIG. 2 is characterized by a feedback loop of the inverter 3. That is, "n+ ₁ " (n is the number of inputs of the multi-input latch, in this case "2") N-channel type transistors 11 to 13 are connected in series between the ground and the output terminal O1.
“n+1” P-channel transistors 14 are connected between the power supply V _DD having a higher potential than the ground and the output terminal O ₁ .
~16 are connected in series. Transistors 16, 15
Clock signals φ _A and φ _B are supplied to the gates of transistors 12 and 13, and clock signals _A and _B are supplied to the gates of transistors 12 and 13.
is supplied, held data is input to the gates of transistors 11 and 14, and held data is output from the output terminal _O1 .

第２図に示される回路は、クロツクφ_A＝“０”，
φ_B＝“０”の時Ｐチヤネル型トランジスタ１６，
１５がオンする。この時_A＝“１”，_B＝“１”
でＮチヤネル型トランジスタ１２，１３もオンだ
から、帰還ループのデータ保持部はトランジスタ
１１，１４で構成されるインバータとなる。 The circuit shown in FIG. 2 has a clock φ _A = “0”,
When φ _B = “0”, the P-channel transistor 16,
15 turns on. At this time _A = “1”, _B = “1”
Since the N-channel transistors 12 and 13 are also on, the data holding section of the feedback loop becomes an inverter composed of the transistors 11 and 14.

一方第１図の場合はクロツクφ_A＝“０”，φ_B＝
“０”の時φ_Cが“１”で、クロツクドインバータ
４は単なるインバータとなり、上記第２図の動作
と等価である。 On the other hand, in the case of Figure 1, clock φ _A = “0”, φ _B =
When φ _C is "1", the clocked inverter 4 becomes a mere inverter, and the operation is equivalent to that shown in FIG. 2 above.

第２図の回路は、帰還ループ回路の素子数がト
ランジスタ１１〜１６の６個となり、前記第１図
の素子数10個の場合と比較して４個も使用素子数
が減少し、集積回路パターン面積比で略20％縮少
化できるものである。 In the circuit of FIG. 2, the number of elements in the feedback loop circuit is six, transistors 11 to 16, which reduces the number of elements used by four compared to the case of 10 elements in FIG. The pattern area ratio can be reduced by approximately 20%.

〔Effect of the invention〕

以上説明した如く本発明によれば、使用素子数
が少ないため、従来例と比較して集積回路パター
ン面積比が縮少して集積度が向上し、またパター
ンレイアウトも従来より簡単化されるものであ
る。 As explained above, according to the present invention, since the number of elements used is small, the integrated circuit pattern area ratio is reduced compared to the conventional example, and the degree of integration is improved, and the pattern layout is also simpler than the conventional example. be.

[Brief explanation of drawings]

第１図は従来の多入力ラツチ回路図、第２図は
本発明の一実施例の回路図である。１，２……クロツクドインバータ、３……イン
バータ、１１〜１３……Ｎチヤネル型トランジス
タ、１４〜１６……Ｐチヤネル型トランジスタ、
O₁……出力端。 FIG. 1 is a conventional multiple input latch circuit diagram, and FIG. 2 is a circuit diagram of an embodiment of the present invention. 1, 2...Clocked inverter, 3...Inverter, 11-13...N-channel transistor, 14-16...P-channel transistor,
O ₁ ... Output end.

Claims

[Scope of Claims] 1. A multi-input dynamic latch comprising inverting gates each controlled by a lock signal, and a data holding section forming a static holding section at the output of the latch, the data holding section has an inverting circuit for the output of the multi-input dynamic clutch, and a feedback circuit that takes the output of the inverting circuit as an input and applies feedback to the input of the inverting circuit, and this feedback circuit is connected to the first potential supply. "n+1" N-channel transistors (n is the number of inputs of the dynamic clutch) are connected in series between the terminal and the output terminal, and a second potential supply terminal higher than the first potential is connected to the output terminal. "n+1" P channel type transistors are connected in series between the "n"
A clock signal having the same phase as that supplied to the N-channel transistors of the dynamic clutch is supplied to the gates of n P-channel transistors among the "n+1" transistors, and A clock signal having a phase opposite to that supplied to the gates of the n P-channel transistors is supplied to the gates of the N-channel transistors, and one of the "n+1" transistors other than n The output data of the data holding section is input to the gates of the N-channel type transistor and the P-channel type transistor, and the inverted data of the output data is outputted from the output terminal to the input terminal of the inverting circuit. Input latch circuit.