JPH0367335B2 - - Google Patents
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- Publication number
- JPH0367335B2 JPH0367335B2 JP57151507A JP15150782A JPH0367335B2 JP H0367335 B2 JPH0367335 B2 JP H0367335B2 JP 57151507 A JP57151507 A JP 57151507A JP 15150782 A JP15150782 A JP 15150782A JP H0367335 B2 JPH0367335 B2 JP H0367335B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resist
- mask
- forming
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は緩やかな段差を備えたパターン形成方
法に関する。
法に関する。
(b) 技術の背景
多層集積回路にはICのように半導体単結晶基
板上に形成されたもの、磁気バブルメモリ素子の
ように磁性ガーネツト結晶基板上に形成されたも
の、ハイブリツドICのように磁器基板上に形成
されたものがあり、何れも基板上に回路パターン
が層形成されている。
板上に形成されたもの、磁気バブルメモリ素子の
ように磁性ガーネツト結晶基板上に形成されたも
の、ハイブリツドICのように磁器基板上に形成
されたものがあり、何れも基板上に回路パターン
が層形成されている。
本発明は薄い絶縁層を距てて上下に回路パター
ンが存在する場合に生ずる段差の影響を緩和した
下層パターンの形成法についてのものである。
ンが存在する場合に生ずる段差の影響を緩和した
下層パターンの形成法についてのものである。
(c) 従来技術と問題点
基板上に形成される微細パターンは大部分の場
合薄膜形成技術とホトエツチング技術とを用いた
写真蝕刻技術で作られている。また多層構成され
た微細パターンを絶縁するための絶縁層な真空蒸
着法、CVD法（化学的気相成長法）、スピンコー
ト法などを用いて作られているが絶縁層の厚さが
薄いため段差を生じ、そのため段差部上に形成さ
れたパターンは断線が起り易く、また特性変化を
生じ易い。
合薄膜形成技術とホトエツチング技術とを用いた
写真蝕刻技術で作られている。また多層構成され
た微細パターンを絶縁するための絶縁層な真空蒸
着法、CVD法（化学的気相成長法）、スピンコー
ト法などを用いて作られているが絶縁層の厚さが
薄いため段差を生じ、そのため段差部上に形成さ
れたパターンは断線が起り易く、また特性変化を
生じ易い。
以下、半導体ICおよびバブルメモリチツプを
例として説明する。
例として説明する。
半導体ICの形成において、同一基板上に形成
されている多数の素子は相互に配線接続されてい
るが、このための導体配線は縦方向および横方向
に数多くパターン形成され、絶縁層を介してクロ
ースオーバすると共に絶縁層に設けられたコンタ
クトホールを通じて上下のパターンが接続されて
いる。ここで導体パターンを形成する材料には金
（Au）、アルミニウム（Al）などの金属やM0（モ
リブデン）、ダングステン（Ｗ）などの硅化物が
用いられ、また絶縁層を形成する材料には二酸化
硅素（SiO2）、窒化シリコン（Si3N4）などが用
いられている。
されている多数の素子は相互に配線接続されてい
るが、このための導体配線は縦方向および横方向
に数多くパターン形成され、絶縁層を介してクロ
ースオーバすると共に絶縁層に設けられたコンタ
クトホールを通じて上下のパターンが接続されて
いる。ここで導体パターンを形成する材料には金
（Au）、アルミニウム（Al）などの金属やM0（モ
リブデン）、ダングステン（Ｗ）などの硅化物が
用いられ、また絶縁層を形成する材料には二酸化
硅素（SiO2）、窒化シリコン（Si3N4）などが用
いられている。
さて、絶縁層の形成にはSiO2系絶縁物が最も
多く使用され、CVD法、プラズマCVD法、或は
RFスパツタリング法などが用いられ、CVD法は
シラン（SiH4）と一酸化窒素（N2O）との気相
反応により、またRFスパツタリング法では石英
板（SiO2）をターゲツトとし、これにアルゴン
イオン（Ar+）を衝突させてSiO2からなる薄膜が
形成されている。
多く使用され、CVD法、プラズマCVD法、或は
RFスパツタリング法などが用いられ、CVD法は
シラン（SiH4）と一酸化窒素（N2O）との気相
反応により、またRFスパツタリング法では石英
板（SiO2）をターゲツトとし、これにアルゴン
イオン（Ar+）を衝突させてSiO2からなる薄膜が
形成されている。
第１図はSi基板上に形成された半導体素子を連
結するAlからなる導体パターン２にクロースオ
ーバーして導体パターンを設けるためにSiO2絶
縁膜３をCVD法で設けた状態を示すものである
が、導体パターン２の上の絶縁膜に相似状の段差
を生ずる以外にオーバーハング４が生じ易く、こ
の上に導体パターンを形成すると段差或はオーバ
ーハング４部で不完全接続を生じ易い。
結するAlからなる導体パターン２にクロースオ
ーバーして導体パターンを設けるためにSiO2絶
縁膜３をCVD法で設けた状態を示すものである
が、導体パターン２の上の絶縁膜に相似状の段差
を生ずる以外にオーバーハング４が生じ易く、こ
の上に導体パターンを形成すると段差或はオーバ
ーハング４部で不完全接続を生じ易い。
また、第２図は磁気バブルメモリチツプの実施
例で磁性ガーネツト結晶膜５の上に厚さ約1000
〔Å〕のSiO2絶縁膜６があり、この上に導体パタ
ーン７とパターン８が積層されて形成されている
状態を示している。
例で磁性ガーネツト結晶膜５の上に厚さ約1000
〔Å〕のSiO2絶縁膜６があり、この上に導体パタ
ーン７とパターン８が積層されて形成されている
状態を示している。
すなわち、Al・Cu合金からなる導体パターン
７が厚さ約4000〔Å〕で形成さてゲート回路が構
成されており、この第１層回路の上にスピンコー
ト法によりポリイミド系樹脂を約4000〔Å〕の厚
さに被覆して絶縁層９を作り、この上にパーマロ
イからなる駆動パターン８が厚さ約4000〔Å〕で
形成さている。
７が厚さ約4000〔Å〕で形成さてゲート回路が構
成されており、この第１層回路の上にスピンコー
ト法によりポリイミド系樹脂を約4000〔Å〕の厚
さに被覆して絶縁層９を作り、この上にパーマロ
イからなる駆動パターン８が厚さ約4000〔Å〕で
形成さている。
さて磁気バブルメモリは面方向磁界により磁化
している駆動パターン８の磁極に磁気バブルが吸
引され、面方向磁界の回転に追随して駆動パター
ン８に素つて移行する現象と導体パターン７を流
れる信号パルスによる誘導磁界との相互作用を利
用するメモリであるが、第２図に示すように駆動
パターン８が段差を伴つて存在する場合に図示の
ような面内磁界が与えられると、もともと駆動パ
ターン８の端面部１０に誘起される磁極以外に段
差部１１にも誘起され、これは動作マージンの減
少を招くと共に誤動作の原因となる。
している駆動パターン８の磁極に磁気バブルが吸
引され、面方向磁界の回転に追随して駆動パター
ン８に素つて移行する現象と導体パターン７を流
れる信号パルスによる誘導磁界との相互作用を利
用するメモリであるが、第２図に示すように駆動
パターン８が段差を伴つて存在する場合に図示の
ような面内磁界が与えられると、もともと駆動パ
ターン８の端面部１０に誘起される磁極以外に段
差部１１にも誘起され、これは動作マージンの減
少を招くと共に誤動作の原因となる。
以上のように多層集積回路の形成に当つて段差
の存在の製造歩留りのみならず特性にも悪影響を
及ぼすので出来得る限り段差をなくすことが必要
である。それで、パターン形成のドライエツチン
グに際して無方向性エツチングを施す所謂テーパ
ーエツチングによつて段差部にテーパーを設ける
などの方法がとられているが、この場合微細パタ
ーンが形成できなくなつたり、導体パターンでは
実効断面積が減少し、そのため大きな電流が流せ
なくなるという不都合があつた。
の存在の製造歩留りのみならず特性にも悪影響を
及ぼすので出来得る限り段差をなくすことが必要
である。それで、パターン形成のドライエツチン
グに際して無方向性エツチングを施す所謂テーパ
ーエツチングによつて段差部にテーパーを設ける
などの方法がとられているが、この場合微細パタ
ーンが形成できなくなつたり、導体パターンでは
実効断面積が減少し、そのため大きな電流が流せ
なくなるという不都合があつた。
(d) 発明の目的
本発明は多層集積回路の形成に際し、段差の発
生を嫌う部分をテーパー状にすることにより、段
差の影響を無くしたパターン形成法を提供するこ
とを目的とする。
生を嫌う部分をテーパー状にすることにより、段
差の影響を無くしたパターン形成法を提供するこ
とを目的とする。
(e) 発明の構成
本発明の目的は段差の緩和が必要な個所をもつ
下層パターンを形成する際にこのパターン位置に
近接して幅の狭いダミーパターンを複数個並行に
設けたマスクを使用し、選択露光を行つてレジス
トパターンを形成し、これをドライエツチングす
ることにより達成することができる。
下層パターンを形成する際にこのパターン位置に
近接して幅の狭いダミーパターンを複数個並行に
設けたマスクを使用し、選択露光を行つてレジス
トパターンを形成し、これをドライエツチングす
ることにより達成することができる。
(f) 発明の実施例
本発明は段差の緩和が必要なパターンを形成す
る場合、これを形成するマスクに予め幅の狭い複
数個のダミーパターンを設け、この部分で生ずる
回折光による回り込み効果を用いるものである。
第３図は本発明の実施例に使用するマスクパター
ンの一部を示す平面図である。
る場合、これを形成するマスクに予め幅の狭い複
数個のダミーパターンを設け、この部分で生ずる
回折光による回り込み効果を用いるものである。
第３図は本発明の実施例に使用するマスクパター
ンの一部を示す平面図である。
すなわち、この実施例の場合、Al・Cu合金か
らなる導体パターンを形成するマスクパターン１
２の一部で段差の緩和が必要な位置１３に隣接し
て幅の狭いダミーマスクパターン１４を設ける。
らなる導体パターンを形成するマスクパターン１
２の一部で段差の緩和が必要な位置１３に隣接し
て幅の狭いダミーマスクパターン１４を設ける。
ここで、本実施例の場合、３個のダミーマスク
パターン１４が設けてあるが、各パターン幅はそ
れぞれ１〔μｍ〕であり、導体パターン１２と第
１のダミーパターン１５との間隔は１〔μｍ〕で
順次1.5〔μｍ〕、２〔μｍ〕とあけてある。さて、
このようなマスクを用いて通常の露光および現像
を行う。
パターン１４が設けてあるが、各パターン幅はそ
れぞれ１〔μｍ〕であり、導体パターン１２と第
１のダミーパターン１５との間隔は１〔μｍ〕で
順次1.5〔μｍ〕、２〔μｍ〕とあけてある。さて、
このようなマスクを用いて通常の露光および現像
を行う。
第４図は現像後の断面形状であつて、SiO2絶
縁膜６の上に形成されているAl・Cu合金薄膜１
６の上にポジ型ホトレジスト１７があり、これに
第３図のマスクを用いて露光し、現像を行つた後
の状態でダミーマスクパターン１４が格子状に幅
狭く形成されているために光の回り込みがあり、
そのためダミーマスクパターン位置の下のホトレ
ジスト１７も感光されて図示すような起伏１８が
形成されてることになる。
縁膜６の上に形成されているAl・Cu合金薄膜１
６の上にポジ型ホトレジスト１７があり、これに
第３図のマスクを用いて露光し、現像を行つた後
の状態でダミーマスクパターン１４が格子状に幅
狭く形成されているために光の回り込みがあり、
そのためダミーマスクパターン位置の下のホトレ
ジスト１７も感光されて図示すような起伏１８が
形成されてることになる。
次に、イオンミーリング法などのドライエツチ
ングを施すとホトレジスト１７とAl・Cu合金で
はエツチング速度が異るためホトレジスト１７に
覆われていない部分をエツチングにより除去した
後は、第５図で示すようにテーパー１９のついた
Al・Cu合金パターンとなり、次に残存するホト
レジスト１７を溶剤で除けばよい。
ングを施すとホトレジスト１７とAl・Cu合金で
はエツチング速度が異るためホトレジスト１７に
覆われていない部分をエツチングにより除去した
後は、第５図で示すようにテーパー１９のついた
Al・Cu合金パターンとなり、次に残存するホト
レジスト１７を溶剤で除けばよい。
本発明は格子における光の回折乃至回り込み効
果とドライエツチングとを併合するものであつて
実施例に用いたイオンミーリング以外にガスプラ
ズマエツチングのようにエツチング中にパターン
形成材料のみならず、レジスト膜も同時にエツチ
ングされるようなエツチングプロセスにおいて、
本方法は効果を発揮する。
果とドライエツチングとを併合するものであつて
実施例に用いたイオンミーリング以外にガスプラ
ズマエツチングのようにエツチング中にパターン
形成材料のみならず、レジスト膜も同時にエツチ
ングされるようなエツチングプロセスにおいて、
本方法は効果を発揮する。
なお、段差を緩和すべきパターン位置は第３図
に例示したような直線部である必要はなく、本パ
ターンと並行に設ければよく、また使用するレジ
ストのタイプもポジ、ネガ何れのタイプのものを
用いても同様にテーパー状の断面を持つパターン
を作ることができる。
に例示したような直線部である必要はなく、本パ
ターンと並行に設ければよく、また使用するレジ
ストのタイプもポジ、ネガ何れのタイプのものを
用いても同様にテーパー状の断面を持つパターン
を作ることができる。
(g) 発明の効果
本発明の実施例により、半導体ICや磁気バブ
ルメモリなどの集積回路のパターン交差部におい
て段差をテーパー状にすることができ、断線その
他段差による障害を無くすることができた。
ルメモリなどの集積回路のパターン交差部におい
て段差をテーパー状にすることができ、断線その
他段差による障害を無くすることができた。
第１図は半導体ICの製造において、CVD法で
絶縁層を設けた際の断面構造、第２図は磁気バブ
ルメモリチツプの導体パターンと駆動パターンと
の関係を示す断面図、第３図は本発明に係るマス
クパターンの一部、第４図は現像後のレジスト膜
の断面図、また第５図はドライエツチング後の断
面図である。 図において、１２はマスクパターン、１３は段
差の緩和が必要な位置、１４はダミーマスクパタ
ーン、１７はホトレジスト、１９はテーパー。
絶縁層を設けた際の断面構造、第２図は磁気バブ
ルメモリチツプの導体パターンと駆動パターンと
の関係を示す断面図、第３図は本発明に係るマス
クパターンの一部、第４図は現像後のレジスト膜
の断面図、また第５図はドライエツチング後の断
面図である。 図において、１２はマスクパターン、１３は段
差の緩和が必要な位置、１４はダミーマスクパタ
ーン、１７はホトレジスト、１９はテーパー。
Claims (1)
- １ 薄膜を備えた被処理基板上にレジストを被覆
し、該レジストを選択露光してレジストパターン
を作り、該レジストパターンをマスクとして前記
薄膜のドライエツチングを行い、該薄膜よりなる
パターンを形成する際に、前記レジストを選択露
光して緩やかな段差を作るマスクパターンに隣接
し、パターン幅が同じでパターン間隔が該マスク
パターンより離れるに従つて大きくなる複数のダ
ミーパターンを設けて露光を行い、該ダミーパタ
ーン部における光の回折による回り込み効果によ
り、該ダミーパターン部において、光量の少ない
露光を行うことを特徴とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151507A JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151507A JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941839A JPS5941839A (ja) | 1984-03-08 |
| JPH0367335B2 true JPH0367335B2 (ja) | 1991-10-22 |
Family
ID=15520015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151507A Granted JPS5941839A (ja) | 1982-08-31 | 1982-08-31 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941839A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194627A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4521694B2 (ja) * | 2004-03-09 | 2010-08-11 | Ｈｏｙａ株式会社 | グレートーンマスク及び薄膜トランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713180A (en) * | 1980-06-25 | 1982-01-23 | Fujitsu Ltd | Etching method |
-
1982
- 1982-08-31 JP JP57151507A patent/JPS5941839A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5941839A (ja) | 1984-03-08 |
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