JPH0370266B2 - - Google Patents
Info
- Publication number
- JPH0370266B2 JPH0370266B2 JP59276368A JP27636884A JPH0370266B2 JP H0370266 B2 JPH0370266 B2 JP H0370266B2 JP 59276368 A JP59276368 A JP 59276368A JP 27636884 A JP27636884 A JP 27636884A JP H0370266 B2 JPH0370266 B2 JP H0370266B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- mcu
- storage control
- control device
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
〔産業上の利用分野〕
本発明は２台の記憶制御装置MCUに対して、
各記憶制御装置MCUの１台にのみ直接接続され
るチヤネル制御装置CHPから中央処理装置CPU、
又は他の記憶制御装置MCUを通して間接的に接
続れるチヤネル制御装置CHPから中央処理装置
CPUへ割り込み処理方式において、各記憶制御
装置MCUにおける割り込み保留ラツチ群を選択
するカウンタ、及び中央処理装置CPUからの割
り込み許可信号（マスク信号）の、上記２台の記
憶制御装置MCU間での同期化方式に関する。 最近の半導体技術の著しい進歩に伴つて、論理
ブロツクの高集積化が図られ、例えばデータ処理
装置の中央処理装置CPU、チヤンネル制御装置
CHP等が１ボードで構成されるようになり、そ
れぞれの装置間を接続る為のコネクタの数が制限
されるようになつてきた。 又、最近のデータ処理装置の高速化動向に伴つ
て、２台の記憶制御装置MCUに中央処理装置
CPU、チヤンネル制御装置CHPが接続されると
云う、大型のデータ処理システムの基本的な構成
において、各装置からの信号線を伝搬する信号の
遅延が問題になるようになり、各信号線長をでき
る限り小さくしたいと云う要求から、データ処理
システムは、第３図ａのような構成から、ｂのよ
うな構成をとるようになつてきた。 第３図ａの従来のシステム構成においては、各
チヤンネル制御装置CHPO，１から中央処理装置
CPU，１，２，３に対する割り込み処理は、２
台の記憶制御装置MCUの内のマスタＭ側におい
て一括処理を行つていた為、チヤンネル制御装置
CHP０，１から時系列で送られてくる割り込み
要求の１つを、記憶制御装置MCUに設けられた
カウンタの値に基づいて逐一選択すると共に、同
りカウンタの出力信号に基づいて生成する中央処
理装置（CPU０〜３）からの割り込みマスク信
号を時系列で受信して、上記割り込み要求と照合
するようにして割り込み信号を生成する方式にお
いても、該割り込み処理上の問題はなかつた。 然しながら、ｂのようなシステム構成において
は、１つの記憶制御装置MCUに接続されている
チヤンネル制御装置CHPから中央処理装置CPU
への割り込み処理では、従来方式と同じ処理方式
であるので問題はないが、他の記憶制御装置
MCUに接続されているチヤンネル制御装置CHP
からの割り込み処理を考える場合には、該他の記
憶制御装置MCUに接続されているチヤンネル制
御装置（CHP１、又はCHP０）からの割り込み
要求と、自由中央処理装置（CPU０，２、又は
CPU１，３）からの割り込み許可信号（マスク
信号）との同期をとる必要があり、２台の記憶制
御装置MCU間における効果的な同期化方式が待
たれていた。 〔従来技術〕 第４図は、記憶制御装置MCUにおける従来の
割り込み処理機構をブロツク図で示したもので、
１はカウンタ、２はデコーダDEC、３は割り込
み保留ラツチ群、４はセレクタSEL、５は割り込
み制御部、６は補正アダーCA、７０〜７６はラ
ツチ、８は記憶制御装置MCUのマスタ、スレー
ブを表示するラツチ（Ｍ／Ｓ）である。 説明の便宜上、各記憶制御装置MCUに接続さ
れている中央処理装置として、CPU０，１の２
台、チヤンネル制御装置として、CHP０，１の
２台に限定したシステムで説明する。又、通常、
割り込み処理等はマスタ（Ｍ）側の記憶制御装置
MCUが行う。 今、チヤンネル制御装置（以下、CHP０，１
と云う）から中央処理装置（以下、CPU０，１
と云う）に割り込み要求があり、該割り込み情報
がそれぞれラツチ７０，７１にセツトされると、
デコーダDEC２においてデコードされ、割り込
み保留ラツチ群３の当該ビツトにセツトされる。 カウンタ１は、例えば４ビツト（＝16カウン
ト）で構成されていて、マシンサイクル毎にカウ
ントアツプされ、その時々のカウント値によつ
て、16ビツトで構成される割り込み保留ラツチ群
３の１つをセレクタSEL４で選択するように動作
する。 一方、カウンタ１の値は補正アダーCA６にお
いて、当該カウンタ１の値に対応するマスクビツ
トをCPU０，１において読み出し、ラツチ７２，
７３にセツトして、割り込み制御部５で、セレク
タSEL４で選択された割り込みラツチと論理積を
とる迄の間の遅延サイクル分を補正して、ラツチ
７６を通して、CPU０，１に送出される。 各CPU０，１から送出されてきた割り込みマ
スクビツトは、ラツチ７２，７３にセツトされ、
割り込み制御部５において、セレクタSEL４で選
択された割り込み保留ラツチと論理積がとられ、
その論理積出力により定められた優先順位に従つ
た割り込みが１つ選択され、ラツチ７４、又は７
５にセツトされて、それぞれCPU０，１に送出
されることにより、CHP０，１からCPU０，１
への割り込みが行われる。 上記セレクタSEL４で選択された割り込みラツ
チ円CPU０，１の何れかに送出する為の論理表
を以下に示す。
各記憶制御装置MCUの１台にのみ直接接続され
るチヤネル制御装置CHPから中央処理装置CPU、
又は他の記憶制御装置MCUを通して間接的に接
続れるチヤネル制御装置CHPから中央処理装置
CPUへ割り込み処理方式において、各記憶制御
装置MCUにおける割り込み保留ラツチ群を選択
するカウンタ、及び中央処理装置CPUからの割
り込み許可信号（マスク信号）の、上記２台の記
憶制御装置MCU間での同期化方式に関する。 最近の半導体技術の著しい進歩に伴つて、論理
ブロツクの高集積化が図られ、例えばデータ処理
装置の中央処理装置CPU、チヤンネル制御装置
CHP等が１ボードで構成されるようになり、そ
れぞれの装置間を接続る為のコネクタの数が制限
されるようになつてきた。 又、最近のデータ処理装置の高速化動向に伴つ
て、２台の記憶制御装置MCUに中央処理装置
CPU、チヤンネル制御装置CHPが接続されると
云う、大型のデータ処理システムの基本的な構成
において、各装置からの信号線を伝搬する信号の
遅延が問題になるようになり、各信号線長をでき
る限り小さくしたいと云う要求から、データ処理
システムは、第３図ａのような構成から、ｂのよ
うな構成をとるようになつてきた。 第３図ａの従来のシステム構成においては、各
チヤンネル制御装置CHPO，１から中央処理装置
CPU，１，２，３に対する割り込み処理は、２
台の記憶制御装置MCUの内のマスタＭ側におい
て一括処理を行つていた為、チヤンネル制御装置
CHP０，１から時系列で送られてくる割り込み
要求の１つを、記憶制御装置MCUに設けられた
カウンタの値に基づいて逐一選択すると共に、同
りカウンタの出力信号に基づいて生成する中央処
理装置（CPU０〜３）からの割り込みマスク信
号を時系列で受信して、上記割り込み要求と照合
するようにして割り込み信号を生成する方式にお
いても、該割り込み処理上の問題はなかつた。 然しながら、ｂのようなシステム構成において
は、１つの記憶制御装置MCUに接続されている
チヤンネル制御装置CHPから中央処理装置CPU
への割り込み処理では、従来方式と同じ処理方式
であるので問題はないが、他の記憶制御装置
MCUに接続されているチヤンネル制御装置CHP
からの割り込み処理を考える場合には、該他の記
憶制御装置MCUに接続されているチヤンネル制
御装置（CHP１、又はCHP０）からの割り込み
要求と、自由中央処理装置（CPU０，２、又は
CPU１，３）からの割り込み許可信号（マスク
信号）との同期をとる必要があり、２台の記憶制
御装置MCU間における効果的な同期化方式が待
たれていた。 〔従来技術〕 第４図は、記憶制御装置MCUにおける従来の
割り込み処理機構をブロツク図で示したもので、
１はカウンタ、２はデコーダDEC、３は割り込
み保留ラツチ群、４はセレクタSEL、５は割り込
み制御部、６は補正アダーCA、７０〜７６はラ
ツチ、８は記憶制御装置MCUのマスタ、スレー
ブを表示するラツチ（Ｍ／Ｓ）である。 説明の便宜上、各記憶制御装置MCUに接続さ
れている中央処理装置として、CPU０，１の２
台、チヤンネル制御装置として、CHP０，１の
２台に限定したシステムで説明する。又、通常、
割り込み処理等はマスタ（Ｍ）側の記憶制御装置
MCUが行う。 今、チヤンネル制御装置（以下、CHP０，１
と云う）から中央処理装置（以下、CPU０，１
と云う）に割り込み要求があり、該割り込み情報
がそれぞれラツチ７０，７１にセツトされると、
デコーダDEC２においてデコードされ、割り込
み保留ラツチ群３の当該ビツトにセツトされる。 カウンタ１は、例えば４ビツト（＝16カウン
ト）で構成されていて、マシンサイクル毎にカウ
ントアツプされ、その時々のカウント値によつ
て、16ビツトで構成される割り込み保留ラツチ群
３の１つをセレクタSEL４で選択するように動作
する。 一方、カウンタ１の値は補正アダーCA６にお
いて、当該カウンタ１の値に対応するマスクビツ
トをCPU０，１において読み出し、ラツチ７２，
７３にセツトして、割り込み制御部５で、セレク
タSEL４で選択された割り込みラツチと論理積を
とる迄の間の遅延サイクル分を補正して、ラツチ
７６を通して、CPU０，１に送出される。 各CPU０，１から送出されてきた割り込みマ
スクビツトは、ラツチ７２，７３にセツトされ、
割り込み制御部５において、セレクタSEL４で選
択された割り込み保留ラツチと論理積がとられ、
その論理積出力により定められた優先順位に従つ
た割り込みが１つ選択され、ラツチ７４、又は７
５にセツトされて、それぞれCPU０，１に送出
されることにより、CHP０，１からCPU０，１
への割り込みが行われる。 上記セレクタSEL４で選択された割り込みラツ
チ円CPU０，１の何れかに送出する為の論理表
を以下に示す。
このような従来方式においては、マスタ側の記
憶制御装置MCUにおいて、一括的に割り込み処
理が実行されるので、当該システムに接続される
総てのチヤンネル制御装置（例えば、CHP０，
１）中央処理装置（例えば、CPU０〜３）に対
して、上記ラツチ７０〜７６に対応するラツチ、
及び接続端子が必要となり、記憶制御装置MCU
の高集積化を妨げる問題があつた。 又、本来ならば、スレーブ側（又は、マスタ
側）の記憶制御装置MCUで制御されるべきチヤ
ンネル制御装置CHP、中央処理装置CPUを、マ
スタ（Ｍ）側｛又は、スレーブ（Ｓ）側｝の記憶
制御装置MCUにも接続する必要があり、信号線
長の伸張に伴う信号の伝搬遅延が大きくなり、当
該データ処理システムの高速化を妨げる問題があ
つた。 本発明は上記従来の欠点に鑑み、２台の記憶制
御装置MCUと、総てのチヤンネル制御装置
CHPi、或いは中央処理装置CPUjとの間で、直
接接続を行わないシステム構成において、それぞ
れの記憶制御装置MCUに直接接続されているチ
ヤンネル制御装置（例えば、CHP０、又はCHP
１から、中央処理装置（例えば、CPU，１、又
はCPU２，３）への割り込みを効果的に行う方
法を提供することを目的とするものである。 〔問題点を解決する為の手段〕 この目的は、１つのチヤネル制御装置CHPか
らの割り込み要求を、直接接続される記憶制御装
置MCUの割り込み保留ラツチ群へ設定すると共
に、該記憶制御装置MCUを通して、他の記憶制
御装置MCUの割り込み保留ラツチ群に同時に設
定する第１の交又機構と、中央処理装置CPUが
直接接続されている記憶制御装置MCUから、時
系列に送られてくる番号に従つた割り込み許可信
号（マスク信号）を、該記憶制御装置MCUの割
り込みマスクラツチ部に時系列で入力すると共
に、該記憶制御装置MCUを通して他の記憶制御
装置MCUの割り込みマスクラツチ部に入力する
第２の交又機構と、各記憶制御装置MCUにおい
ては、上記割り込み保留ラツチ群から、上記割り
込み許可信号に従つた、少なくとも１つの割り込
み信号を選択す為のカウンタを設け、該カウンタ
の一状態をデコードして、互いに相手の記憶制御
装置MCUに送出する第３の交又機構を設けると
共に、各記憶制御装置MCUでは、上記第３の交
又機構で送出したデコード信号に基づいて、自装
置内のデコード信号と、他の記憶制御装置MCU
から送られてきた該デコード信号との不一致を検
出する手段を設けて、該不一致信号により、該カ
ウンタを、予め、定められた一状態に、強制設定
し、該強制設定で得られる一致信号により、上記
の強制設定を解除して、該カウンタがカウントを
開始するように制御し、各記憶制御装置に設けら
れた上記カウンタの同期化を行う同期化機構９に
より、該カウンタの同期化を行い、該同期化され
たカウンタの出力信号によつて、対応した上記割
り込み許可信号を指定する番号を送出し、上記第
１と、第２と、第３の交又機構に基づいて、上記
２台の記憶制御装置MCU間において、割り込み
許可信号と割り込み要求との同期化を行う本発明
の同期化割込み制御回路によつて達成される。 〔作用〕 即ち、本発明によれば、２台の記憶制御装置
MCUの割り込み機構を対象的に構成し、それぞ
れの記憶制御装置MCUに接続されているチヤン
ネル制御装置CHPiからの割り込み要求情報を、
互いに交叉させると共に、中央処理装置CPUjか
ら時系列で送られてくる割り込みマスク信号を互
いに交叉させ、更に該割り込み要求情報をデコー
ドしたラツチデータとマスクラツチとが、それぞ
れの割り込み制御部において、割り込み保留ラツ
チ群から１つを選択する為のカウンタ出力と、１
対１対応がとれるように、該カウンタ出力を第３
の交叉線で交叉させて、該カウンタの状態を、特
定の一状態、例えば、‘0'状態に同期化する機構
を設けたものであるので、例えば構成制御等によ
り、1MCU→2MCUの切り替えが生じても、該カ
ウンタを一致させる為の特別な命令等の実行する
ことなく、最小限のインタフエース線で、比較的
短い時間後に、自動的に両MCUのカウンタの同
期がとれ、自記憶制御装置MCUに接続されてい
るチヤンネル制御装置CHPiからの割り込み要求
も、他の記憶制御装置MCUに接続されているチ
ヤンネル制御装置CHPiからの割り込み要求も、
同じタイミングで、任意の割り込み先の中央処理
装置CPUjに送出することができる効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図は、本発明の一実施例をブロツク図で示し
たものであり、第２図は本発明の主眼となるカウ
ンタの同期化動作をタイムチヤートで示した図で
あり、第４図と同じ符号は同じ対象物を示し、ラ
ツチ８０〜８３、カウンタ１の同期化機構９、及
び交叉線（マスク情報、割り込み要求情報、カウ
ンタのデコード情報）が本発明を実施するのに必
要な機能ブロツクである。 本実施例におけるシステム構成は、第３図ｂの
構成を前提とするが、説明の便宜上、２台の記憶
制御装置（以下、MCU０，１と云う）に対して、
それぞれCPU０，CHP０，及びCPU１，CHP１
とが直接接続されているものとする。 本発明を実施しても、割り込み処理の基本的な
動作は、第４図で説明した従来方式と同じである
ので、詳細な説明は省略するが、例えば、MCU
０に接続されているCHP０からの割り込み要求
情報をデコーダDEC２でデコードして割り込み
保留ラツチ群３にセツトするタイミングと、
MCU１に接続されているCHP１からの割り込み
要求情報を、同じMCU０のデコーダDEC２でデ
コードして割り込み保留ラツチ群３にセツトする
タイミングを同じにする必要がある為、割り込み
要求情報の交又機構（第１の交又機構）と、タイ
ミング合わせの為のラツチ８０，８１が設けられ
ている。 同じようにして、MCU０に接続されている
CPU０から時系列で送れてくる割り込みマスク
情報と、MCU１に接続されているCPU１から時
系列で送られてくる割り込みマスク情報に対して
も、交叉機構（第２の交又機構）と、タイミング
合わせの為のラツチ８２，８３が設けられてい
る。 次に、MCU１に接続されているCHP１から、
MCU０に接続されているCPU０への割り込み要
求があつた時、MCU０の割り込み制御部５にお
いて、カウンタ１が示す値によつて選択された割
り込み保留ラツチと、CPU０から送られてきた
マスクラツチとを一致させる為には、MCU０，
１のカウンタ１が完全に同期して動作している必
要がある。 本発明の主眼は、上記割り込み要求情報の交又
機構（第１の交又機構）と、マスク情報の交又機
構（第２の交又機構）と、カウンタ１を同期化す
る為の機構（第３の交又機構を含む）９を設けた
所にある。 該カウンタ１の同期化動作を、第２図のタイム
チヤートを参照しながら説明する。 カウンタ１の同期化機構９において、９１は‘
0'デコーダDEC、９２はMCU０，１のそれぞれ
に設けられているカウンタ１の‘0'デコーダDEC
出力の不一致検出機構、MCU０におけるａ〜ｄ
（又は、MCU１におけるa′〜d′）はタイミング合
わせの為のラツチである。 今、MCU０のカウンタ１が、０からカウント
動作を始めた時、MCU１のカウンタ１は４，５，
６，……のカウント動作をしていたとする。（第
２図、，′参照） 先ず、MCU０の‘0'デコーダDEC９１が付勢
され、ラツチａがオンとなり、ラツチｂに送出さ
れると共に、交又線（第３の交又機構）を通して
MCU１のラツチc′にも送出される。この時、
MCU１の‘0'デコーダDEC９１の出力は‘0'で
あるので、該‘0'信号がb′、及びｃに送出されて
いる。 従つて、MCU０のカウンタ１の値が‘2'のタ
イミングにおいて、ラツチｂ，ｃ、及びb′，c′と
が不一致検出機構９２で比較され、不一致である
と、MCU０のカウンタ１の値が‘3'のタイミン
グにおいて、ラツチｄ，d′を‘1'にセツトし、
MCU０，１のそれぞれのカウンタ１を‘0'に強
制的にセツトするように機能する。 そして、該カウンタ１に対する‘0'セツト動作
は、それぞれの‘0'デコーダDEC９１を付勢して
ラツチａ，a′をオンとし、それぞれの不一致検出
機構９２が一致を検出してラツチｄ，d′が‘0'に
セツトされる迄続けられる。 ラツチｄ，d′が‘0'になつたタイミングから、
MCU０，１のカウンタ１は同期して、カウンタ
アツプを始めることができる。（第２図、２，
２′参照） MCU０，１のカウンタ１が同期してカウント
アツプを続けている限り、MCU０からCPU０へ
送出する割り込みマスク番号（即ち、カウンタ１
の値を補正した値）とMCU１かCPU１へ送出す
る割り込みマスク番号とは、全く同じであるの
で、該CPU０，１からの割り込みマスク情報も
同じとなり、該２つのマスク情報が、それぞれラ
ツチ８２，８３を経由して、同じタイミングで、
例えばMCU０の割り込み制御部５に送出されて
くるので、MCU１に接続されているCHP１か
ら、MCU０に接続されているCPU０への割り込
み要求があつた時でも、MCU０の割り込み制御
部５において、カウンタ１が示す値によつて選択
された割り込み保留ラツチと、CPU０から送ら
れてきたマスクラツチとを一致させることができ
る。 このように、本発明においては、カウンタ１の
一状態（例えば、‘0'）をデコードし、互いに他
のMCU（例えば、MCU１）に送出すると共に、
他のMCUから受けた該当信号と自MCU（例えば、
MCU０）の該当信号の不一致により、該カウン
タ１を一状態（例えば、‘0'）に設定し続け、一
致が検出されたタイミングにおいて、上記一状態
への設定を解除することにより、例えば構成制御
等により1MCUから2MCUの切り替えが生じて
も、該カウンタを一致させる為の特別な命令等の
実行も不要で、且つ両MCU０，１間の信号線も、
割り込み要求情報と、マスク情報と、カウンタの
‘0'デコーダDEC情報の３対の交又線（第１，第
２，第３の交又機構）といつた最小限の本数で、
然も比較的短い一定時間後には、両MCU０，１
のカウンタ１のカウン値を自動的に一致させるこ
とができると云う特徴がある。 〔発明の効果〕 以上、詳細に説明したように、本発明の割り込
み制御の同期化方式は、２台の記憶制御装置
MCUの割り込み機構を対象的に構成し、それぞ
れの記憶制御装置MCUに接続されているチヤン
ネル制御装置CHPiからの割り込み要求情報を、
互いに交叉させると共に、中央処理装置CPUjか
ら時系列で送られてくる割り込みマスク信号を互
いに交叉させ、更に該割り込み要求情報をデコー
ドしたラツチデータとマスクラツチとが、それぞ
れの割り込み制御部において、割り込み保留ラツ
チ部から１つを選択する為のカウンタ出力と、１
対１対応がとれるように、該カウンタ出力を第３
の交又機構で交叉させて、該カウンタの状態を、
特定の一状態、例えば、‘0'状態に同期化する機
構を設けたものであるので、例えば構成制御等に
より1MCU→2MCUの切り替えが生じても、該カ
ウンタを一致させる為の特別な命令等の実行する
ことなく、最小限のインタフエース線で、比較的
短い時間後に、自動的に両MCUのカウンタの同
期がとれ、自記憶制御装置MCUに接続されてい
るチヤンネル制御装置CHPiからの割り込み要求
も、他の記憶制御装置MCUに接続されているチ
ヤンネル制御装置CHPiからの割り込み要求も、
同じタイミングで、任意の割り込み先の中央処理
装置CPUjに送出することができる効果がある。
憶制御装置MCUにおいて、一括的に割り込み処
理が実行されるので、当該システムに接続される
総てのチヤンネル制御装置（例えば、CHP０，
１）中央処理装置（例えば、CPU０〜３）に対
して、上記ラツチ７０〜７６に対応するラツチ、
及び接続端子が必要となり、記憶制御装置MCU
の高集積化を妨げる問題があつた。 又、本来ならば、スレーブ側（又は、マスタ
側）の記憶制御装置MCUで制御されるべきチヤ
ンネル制御装置CHP、中央処理装置CPUを、マ
スタ（Ｍ）側｛又は、スレーブ（Ｓ）側｝の記憶
制御装置MCUにも接続する必要があり、信号線
長の伸張に伴う信号の伝搬遅延が大きくなり、当
該データ処理システムの高速化を妨げる問題があ
つた。 本発明は上記従来の欠点に鑑み、２台の記憶制
御装置MCUと、総てのチヤンネル制御装置
CHPi、或いは中央処理装置CPUjとの間で、直
接接続を行わないシステム構成において、それぞ
れの記憶制御装置MCUに直接接続されているチ
ヤンネル制御装置（例えば、CHP０、又はCHP
１から、中央処理装置（例えば、CPU，１、又
はCPU２，３）への割り込みを効果的に行う方
法を提供することを目的とするものである。 〔問題点を解決する為の手段〕 この目的は、１つのチヤネル制御装置CHPか
らの割り込み要求を、直接接続される記憶制御装
置MCUの割り込み保留ラツチ群へ設定すると共
に、該記憶制御装置MCUを通して、他の記憶制
御装置MCUの割り込み保留ラツチ群に同時に設
定する第１の交又機構と、中央処理装置CPUが
直接接続されている記憶制御装置MCUから、時
系列に送られてくる番号に従つた割り込み許可信
号（マスク信号）を、該記憶制御装置MCUの割
り込みマスクラツチ部に時系列で入力すると共
に、該記憶制御装置MCUを通して他の記憶制御
装置MCUの割り込みマスクラツチ部に入力する
第２の交又機構と、各記憶制御装置MCUにおい
ては、上記割り込み保留ラツチ群から、上記割り
込み許可信号に従つた、少なくとも１つの割り込
み信号を選択す為のカウンタを設け、該カウンタ
の一状態をデコードして、互いに相手の記憶制御
装置MCUに送出する第３の交又機構を設けると
共に、各記憶制御装置MCUでは、上記第３の交
又機構で送出したデコード信号に基づいて、自装
置内のデコード信号と、他の記憶制御装置MCU
から送られてきた該デコード信号との不一致を検
出する手段を設けて、該不一致信号により、該カ
ウンタを、予め、定められた一状態に、強制設定
し、該強制設定で得られる一致信号により、上記
の強制設定を解除して、該カウンタがカウントを
開始するように制御し、各記憶制御装置に設けら
れた上記カウンタの同期化を行う同期化機構９に
より、該カウンタの同期化を行い、該同期化され
たカウンタの出力信号によつて、対応した上記割
り込み許可信号を指定する番号を送出し、上記第
１と、第２と、第３の交又機構に基づいて、上記
２台の記憶制御装置MCU間において、割り込み
許可信号と割り込み要求との同期化を行う本発明
の同期化割込み制御回路によつて達成される。 〔作用〕 即ち、本発明によれば、２台の記憶制御装置
MCUの割り込み機構を対象的に構成し、それぞ
れの記憶制御装置MCUに接続されているチヤン
ネル制御装置CHPiからの割り込み要求情報を、
互いに交叉させると共に、中央処理装置CPUjか
ら時系列で送られてくる割り込みマスク信号を互
いに交叉させ、更に該割り込み要求情報をデコー
ドしたラツチデータとマスクラツチとが、それぞ
れの割り込み制御部において、割り込み保留ラツ
チ群から１つを選択する為のカウンタ出力と、１
対１対応がとれるように、該カウンタ出力を第３
の交叉線で交叉させて、該カウンタの状態を、特
定の一状態、例えば、‘0'状態に同期化する機構
を設けたものであるので、例えば構成制御等によ
り、1MCU→2MCUの切り替えが生じても、該カ
ウンタを一致させる為の特別な命令等の実行する
ことなく、最小限のインタフエース線で、比較的
短い時間後に、自動的に両MCUのカウンタの同
期がとれ、自記憶制御装置MCUに接続されてい
るチヤンネル制御装置CHPiからの割り込み要求
も、他の記憶制御装置MCUに接続されているチ
ヤンネル制御装置CHPiからの割り込み要求も、
同じタイミングで、任意の割り込み先の中央処理
装置CPUjに送出することができる効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図は、本発明の一実施例をブロツク図で示し
たものであり、第２図は本発明の主眼となるカウ
ンタの同期化動作をタイムチヤートで示した図で
あり、第４図と同じ符号は同じ対象物を示し、ラ
ツチ８０〜８３、カウンタ１の同期化機構９、及
び交叉線（マスク情報、割り込み要求情報、カウ
ンタのデコード情報）が本発明を実施するのに必
要な機能ブロツクである。 本実施例におけるシステム構成は、第３図ｂの
構成を前提とするが、説明の便宜上、２台の記憶
制御装置（以下、MCU０，１と云う）に対して、
それぞれCPU０，CHP０，及びCPU１，CHP１
とが直接接続されているものとする。 本発明を実施しても、割り込み処理の基本的な
動作は、第４図で説明した従来方式と同じである
ので、詳細な説明は省略するが、例えば、MCU
０に接続されているCHP０からの割り込み要求
情報をデコーダDEC２でデコードして割り込み
保留ラツチ群３にセツトするタイミングと、
MCU１に接続されているCHP１からの割り込み
要求情報を、同じMCU０のデコーダDEC２でデ
コードして割り込み保留ラツチ群３にセツトする
タイミングを同じにする必要がある為、割り込み
要求情報の交又機構（第１の交又機構）と、タイ
ミング合わせの為のラツチ８０，８１が設けられ
ている。 同じようにして、MCU０に接続されている
CPU０から時系列で送れてくる割り込みマスク
情報と、MCU１に接続されているCPU１から時
系列で送られてくる割り込みマスク情報に対して
も、交叉機構（第２の交又機構）と、タイミング
合わせの為のラツチ８２，８３が設けられてい
る。 次に、MCU１に接続されているCHP１から、
MCU０に接続されているCPU０への割り込み要
求があつた時、MCU０の割り込み制御部５にお
いて、カウンタ１が示す値によつて選択された割
り込み保留ラツチと、CPU０から送られてきた
マスクラツチとを一致させる為には、MCU０，
１のカウンタ１が完全に同期して動作している必
要がある。 本発明の主眼は、上記割り込み要求情報の交又
機構（第１の交又機構）と、マスク情報の交又機
構（第２の交又機構）と、カウンタ１を同期化す
る為の機構（第３の交又機構を含む）９を設けた
所にある。 該カウンタ１の同期化動作を、第２図のタイム
チヤートを参照しながら説明する。 カウンタ１の同期化機構９において、９１は‘
0'デコーダDEC、９２はMCU０，１のそれぞれ
に設けられているカウンタ１の‘0'デコーダDEC
出力の不一致検出機構、MCU０におけるａ〜ｄ
（又は、MCU１におけるa′〜d′）はタイミング合
わせの為のラツチである。 今、MCU０のカウンタ１が、０からカウント
動作を始めた時、MCU１のカウンタ１は４，５，
６，……のカウント動作をしていたとする。（第
２図、，′参照） 先ず、MCU０の‘0'デコーダDEC９１が付勢
され、ラツチａがオンとなり、ラツチｂに送出さ
れると共に、交又線（第３の交又機構）を通して
MCU１のラツチc′にも送出される。この時、
MCU１の‘0'デコーダDEC９１の出力は‘0'で
あるので、該‘0'信号がb′、及びｃに送出されて
いる。 従つて、MCU０のカウンタ１の値が‘2'のタ
イミングにおいて、ラツチｂ，ｃ、及びb′，c′と
が不一致検出機構９２で比較され、不一致である
と、MCU０のカウンタ１の値が‘3'のタイミン
グにおいて、ラツチｄ，d′を‘1'にセツトし、
MCU０，１のそれぞれのカウンタ１を‘0'に強
制的にセツトするように機能する。 そして、該カウンタ１に対する‘0'セツト動作
は、それぞれの‘0'デコーダDEC９１を付勢して
ラツチａ，a′をオンとし、それぞれの不一致検出
機構９２が一致を検出してラツチｄ，d′が‘0'に
セツトされる迄続けられる。 ラツチｄ，d′が‘0'になつたタイミングから、
MCU０，１のカウンタ１は同期して、カウンタ
アツプを始めることができる。（第２図、２，
２′参照） MCU０，１のカウンタ１が同期してカウント
アツプを続けている限り、MCU０からCPU０へ
送出する割り込みマスク番号（即ち、カウンタ１
の値を補正した値）とMCU１かCPU１へ送出す
る割り込みマスク番号とは、全く同じであるの
で、該CPU０，１からの割り込みマスク情報も
同じとなり、該２つのマスク情報が、それぞれラ
ツチ８２，８３を経由して、同じタイミングで、
例えばMCU０の割り込み制御部５に送出されて
くるので、MCU１に接続されているCHP１か
ら、MCU０に接続されているCPU０への割り込
み要求があつた時でも、MCU０の割り込み制御
部５において、カウンタ１が示す値によつて選択
された割り込み保留ラツチと、CPU０から送ら
れてきたマスクラツチとを一致させることができ
る。 このように、本発明においては、カウンタ１の
一状態（例えば、‘0'）をデコードし、互いに他
のMCU（例えば、MCU１）に送出すると共に、
他のMCUから受けた該当信号と自MCU（例えば、
MCU０）の該当信号の不一致により、該カウン
タ１を一状態（例えば、‘0'）に設定し続け、一
致が検出されたタイミングにおいて、上記一状態
への設定を解除することにより、例えば構成制御
等により1MCUから2MCUの切り替えが生じて
も、該カウンタを一致させる為の特別な命令等の
実行も不要で、且つ両MCU０，１間の信号線も、
割り込み要求情報と、マスク情報と、カウンタの
‘0'デコーダDEC情報の３対の交又線（第１，第
２，第３の交又機構）といつた最小限の本数で、
然も比較的短い一定時間後には、両MCU０，１
のカウンタ１のカウン値を自動的に一致させるこ
とができると云う特徴がある。 〔発明の効果〕 以上、詳細に説明したように、本発明の割り込
み制御の同期化方式は、２台の記憶制御装置
MCUの割り込み機構を対象的に構成し、それぞ
れの記憶制御装置MCUに接続されているチヤン
ネル制御装置CHPiからの割り込み要求情報を、
互いに交叉させると共に、中央処理装置CPUjか
ら時系列で送られてくる割り込みマスク信号を互
いに交叉させ、更に該割り込み要求情報をデコー
ドしたラツチデータとマスクラツチとが、それぞ
れの割り込み制御部において、割り込み保留ラツ
チ部から１つを選択する為のカウンタ出力と、１
対１対応がとれるように、該カウンタ出力を第３
の交又機構で交叉させて、該カウンタの状態を、
特定の一状態、例えば、‘0'状態に同期化する機
構を設けたものであるので、例えば構成制御等に
より1MCU→2MCUの切り替えが生じても、該カ
ウンタを一致させる為の特別な命令等の実行する
ことなく、最小限のインタフエース線で、比較的
短い時間後に、自動的に両MCUのカウンタの同
期がとれ、自記憶制御装置MCUに接続されてい
るチヤンネル制御装置CHPiからの割り込み要求
も、他の記憶制御装置MCUに接続されているチ
ヤンネル制御装置CHPiからの割り込み要求も、
同じタイミングで、任意の割り込み先の中央処理
装置CPUjに送出することができる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図はカウンタの同期化動作をタイムチ
ヤートで示した図、第３図はデータ処理システム
の構成例を示した図、第４図は従来方式による割
り込み処理機構をブロツク図で示した図、であ
る。 図面において、MCU０，１は記憶制御装置、
CPU０〜３は中央処理装置、CHP０，１はチヤ
ネル制御装置、MSU０，１は主記憶装置、１は
カウンタ、２はデコーダDEC、３は割り込み保
留ラツチ群、４はセレクタ（SEL）、５は割り込
み制御部、６は補正アダー（CA）、７０〜７６，
８０〜８４はラツチ、９はカウンタ同期化機構、
９１は‘0'デコーダ（DEC）、９２は不一致検出
機構、をそれぞれ示す。
た図、第２図はカウンタの同期化動作をタイムチ
ヤートで示した図、第３図はデータ処理システム
の構成例を示した図、第４図は従来方式による割
り込み処理機構をブロツク図で示した図、であ
る。 図面において、MCU０，１は記憶制御装置、
CPU０〜３は中央処理装置、CHP０，１はチヤ
ネル制御装置、MSU０，１は主記憶装置、１は
カウンタ、２はデコーダDEC、３は割り込み保
留ラツチ群、４はセレクタ（SEL）、５は割り込
み制御部、６は補正アダー（CA）、７０〜７６，
８０〜８４はラツチ、９はカウンタ同期化機構、
９１は‘0'デコーダ（DEC）、９２は不一致検出
機構、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ２台の記憶制御装置MCUに対して、各記憶
制御装置MCUの１台にのみ直接接続されるチヤ
ネル制御装置CHPから、又は、他の記憶制御装
置MCUを通して間接的に接続されるチヤネル制
御装置CHPから、該記憶制御装置MCUに直接接
続されている中央処理装置CPUへの複数の割り
込みを時系列に処理する時の割り込み許可信号と
割り込み要求の同期化を行う為の同期化制御回路
であつて、 １つのチヤネル制御装置CHPからの割り込み
要求を、直接接続される記憶制御装置MCUの割
り込み保留ラツチ群へ設定すると共に、該記憶制
御装置MCUを通して、他の記憶制御装置MCUの
割り込み保留ラツチ群に同時に設定する第１の交
又機構と、 中央処理装置CPUが直接接続されている記憶
制御装置MCUから、時系列に送られてくる番号
に従つた割り込み許可信号（マスク信号）を、該
記憶制御装置MCUの割り込みマスクラツチ部に
時系列で入力すると共に、該記憶制御装置MCU
を通して他の記憶制御装置MCUの割り込みマス
クラツチ部に入力する第２の交又機構と、 各記憶制御装置MCUにおいては、上記割り込
み保留ラツチ群から、上記割り込み許可信号に従
つた、少なくとも１つの割り込み信号を選択する
為のカウンタを設け、該カウンタの一状態をデコ
ードして、互いに相手の記憶制御装置MCUに送
出する第３の交又機構を設け、 各記憶制御装置MCUでは、上記第３の交又機
構で送出したデコード信号に基づいて、自装置内
のデコード信号と、他の記憶制御装置MCUから
送られてきた該デコード信号との不一致を検出す
る手段を設けて、 該不一致検出手段によつて検出されたカウンタ
の不一致信号により、該カウンタを、予め、定め
られた一状態に、強制設定し、該強制設定で得ら
れる一致信号により、上記の強制設定を解除し
て、該カウンタがカウントを開始するように制御
し、各記憶制御装置MCUに設けられた上記カウ
ンタの同期化を行う同期化機構９により、該カウ
ンタの同期化を行い、 該同期化されたカウンタの出力信号によつて、
対応した上記割り込み許可信号を指定する番号を
送出し、上記第１と、第２と、第３の交又機構に
基づいて、上記２台の記憶制御装置MCU間にお
いて、割り込み許可信号と割り込み要求との同期
化を行うことを特徴とする同期化割り込み制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276368A JPS61165164A (ja) | 1984-12-28 | 1984-12-28 | 同期化割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276368A JPS61165164A (ja) | 1984-12-28 | 1984-12-28 | 同期化割込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165164A JPS61165164A (ja) | 1986-07-25 |
| JPH0370266B2 true JPH0370266B2 (ja) | 1991-11-07 |
Family
ID=17568454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276368A Granted JPS61165164A (ja) | 1984-12-28 | 1984-12-28 | 同期化割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165164A (ja) |
-
1984
- 1984-12-28 JP JP59276368A patent/JPS61165164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61165164A (ja) | 1986-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0370266B2 (ja) | ||
| US5446847A (en) | Programmable system bus priority network | |
| EP0251234B1 (en) | Multiprocessor interrupt level change synchronization apparatus | |
| JP2502030B2 (ja) | 同期式デ―タ処理システム用の同期化装置 | |
| JPS60168240A (ja) | 割込処理回路 | |
| JPH07219887A (ja) | Ｄｍａ転送制御装置 | |
| KR950008393B1 (ko) | 멀티프로세스 시스템 아비터지연회로 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPS6316780B2 (ja) | ||
| JPH0330044A (ja) | 割込制御方法 | |
| KR100223983B1 (ko) | 충돌방지회로 | |
| JPH0318958A (ja) | マルチプロセッサシステム | |
| JPS61166662A (ja) | 割り込み制御回路 | |
| JPH03137754A (ja) | 共有メモリのアクセス制御方式 | |
| JPS6197777A (ja) | 割込処理回路 | |
| SU1649559A1 (ru) | Устройство дл сопр жени двух ЭВМ | |
| JPS5844426Y2 (ja) | プロセッサ間情報転送装置 | |
| JPH04654A (ja) | バス制御方式 | |
| JPH07248803A (ja) | ２重系装置の同期化装置 | |
| JPH01144134A (ja) | 空間切替方式 | |
| JPH04308955A (ja) | マルチプロセッサ装置 | |
| JPH049350B2 (ja) | ||
| JPH0236454A (ja) | 主記憶制御装置間バス制御方式 | |
| JPS6022249A (ja) | プロセス割込みの解析方法 | |
| JPS63271635A (ja) | 高速演算処理装置 |