JPH038103B2 - - Google Patents
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- Publication number
- JPH038103B2 JPH038103B2 JP59130033A JP13003384A JPH038103B2 JP H038103 B2 JPH038103 B2 JP H038103B2 JP 59130033 A JP59130033 A JP 59130033A JP 13003384 A JP13003384 A JP 13003384A JP H038103 B2 JPH038103 B2 JP H038103B2
- Authority
- JP
- Japan
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- film
- single crystal
- semiconductor device
- crystal
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、単結晶スピネル膜等の単結晶絶縁
膜上にニツケルシリサイド等の単結晶導電膜を形
成して半導体装置を作成する半導体装置の製造方
法に関する。
膜上にニツケルシリサイド等の単結晶導電膜を形
成して半導体装置を作成する半導体装置の製造方
法に関する。
一般に、回路の高密度化、高集積化を図るため
に、積層構造の半導体立体回路素子の開発が進め
られており、この場合、能動層が形成された半導
体層および該半導体層上に絶縁膜、配線用導電膜
を順次積層していくが、特性の優れた半導体立体
回路素子を得るために、各材料を単結晶状態のま
ま積層することが試みられている。
に、積層構造の半導体立体回路素子の開発が進め
られており、この場合、能動層が形成された半導
体層および該半導体層上に絶縁膜、配線用導電膜
を順次積層していくが、特性の優れた半導体立体
回路素子を得るために、各材料を単結晶状態のま
ま積層することが試みられている。
そして、配線用導電膜として、たとえばエピタ
キシヤルシリサイド膜を形成することが考えられ
ており、従来エピタキシヤルシリサイド膜である
ニツケルシリサイド膜を形成する方法として第１
図ないし第３図に示すようなものがある。
キシヤルシリサイド膜を形成することが考えられ
ており、従来エピタキシヤルシリサイド膜である
ニツケルシリサイド膜を形成する方法として第１
図ないし第３図に示すようなものがある。
すなわち、第１図の方法は、たとえばシリコン
からなる基板１上に、分子線エピタキシヤル成長
法（以下MBEという）により、ニツケル〔Ni〕
とシリコン（ケイ素）〔Si〕とが１：２の組成比
になるようにして単結晶のNiシリサイド膜２を
エピタキシヤル成長させるものである。
からなる基板１上に、分子線エピタキシヤル成長
法（以下MBEという）により、ニツケル〔Ni〕
とシリコン（ケイ素）〔Si〕とが１：２の組成比
になるようにして単結晶のNiシリサイド膜２を
エピタキシヤル成長させるものである。
しかし、MBEの場合、結晶成長速度が遅いた
め、Niシリサイド膜２の形成のスループツトが
低く、実用性にやや欠けるという欠点がある。
め、Niシリサイド膜２の形成のスループツトが
低く、実用性にやや欠けるという欠点がある。
つぎに、第２図の方法は、シリコン基板１上に
Niを蒸着したのち、前記Niの蒸着膜に電気炉、
ランプ加熱等によるアニールを施こし、Niの拡
散により基板１上に単結晶のNiシリサイド膜３
を固相エピタキシヤル成長させるものである。
Niを蒸着したのち、前記Niの蒸着膜に電気炉、
ランプ加熱等によるアニールを施こし、Niの拡
散により基板１上に単結晶のNiシリサイド膜３
を固相エピタキシヤル成長させるものである。
ところが、この方法を絶縁膜上のシリサイド形
成に用いる場合、Ni蒸着膜の形成前または形成
後にSiを蒸着しておく必要があるばかりか、アニ
ール時に絶縁膜との界面で相互拡散が生じてしま
い、しかもエピタキシヤル成長しないという欠点
がある。
成に用いる場合、Ni蒸着膜の形成前または形成
後にSiを蒸着しておく必要があるばかりか、アニ
ール時に絶縁膜との界面で相互拡散が生じてしま
い、しかもエピタキシヤル成長しないという欠点
がある。
さらに、第３図の方法は、シリコン基板１上に
Niの蒸着によりNi蒸着膜４を形成したのち、イ
オン注入法により、イオン化したSiすなわちSi+
をイオンエネルギ約100KeVまで加速して蒸着膜
４に打ち込み、基板１上にNiシリサイド膜を形
成させるものである。
Niの蒸着によりNi蒸着膜４を形成したのち、イ
オン注入法により、イオン化したSiすなわちSi+
をイオンエネルギ約100KeVまで加速して蒸着膜
４に打ち込み、基板１上にNiシリサイド膜を形
成させるものである。
しかしこの場合、前記した第１図、第２図の場
合と異なり、形成されたNiシリサイド膜は単結
晶にならず、しかも非常に高いイオンエネルギを
持つSi+の衝突により、形成されたNiシリサイド
膜に欠陥が生じるため、前記したイオン注入法に
よるNiシリサイド膜により、半導体立体回路素
子の配線層を形成することができないという欠点
がある。
合と異なり、形成されたNiシリサイド膜は単結
晶にならず、しかも非常に高いイオンエネルギを
持つSi+の衝突により、形成されたNiシリサイド
膜に欠陥が生じるため、前記したイオン注入法に
よるNiシリサイド膜により、半導体立体回路素
子の配線層を形成することができないという欠点
がある。
この発明は、前記の諸点に留意してなされたも
のであり、半導体装置を作成する際のスループツ
トの向上を図ることを目的とする。
のであり、半導体装置を作成する際のスループツ
トの向上を図ることを目的とする。
この発明は、単結晶絶縁膜上に金属膜を蒸着
し、イオンエネルギ数KeVないし数10KeVの半
導体イオンをイオン化蒸着法により前記金属膜に
照射して前記絶縁膜上に単結晶導電膜を形成し、
前記絶縁膜および前記導電膜からなる半導体装置
を作成することを特徴とする半導体装置の製造方
法である。
し、イオンエネルギ数KeVないし数10KeVの半
導体イオンをイオン化蒸着法により前記金属膜に
照射して前記絶縁膜上に単結晶導電膜を形成し、
前記絶縁膜および前記導電膜からなる半導体装置
を作成することを特徴とする半導体装置の製造方
法である。
したがつて、この発明の半導体装置の製造方法
によると、蒸着した金属膜にイオンエネルギ数
KeVないし数10KeVのイオン化蒸着法により半
導体イオンを照射するため、イオンのミキシング
効果により単結晶絶縁膜上の全面にわたつて単結
晶導電膜を成長させることができ、しかも結晶成
長速度がMBEの場合に比べて速いため、単結晶
絶縁膜および単結晶導電膜からなる半導体装置の
スループツトの向上を図ることができるととも
に、イオンエネルギを数KeVないし数10KeVに
したため、イオン注入法の場合のように欠陥が発
生することもなく、特性の優れた半導体装置を作
成することができ、単結晶からなる半導体立体回
路素子の作成技術として応用することが可能とな
り、非常に実用的である。
によると、蒸着した金属膜にイオンエネルギ数
KeVないし数10KeVのイオン化蒸着法により半
導体イオンを照射するため、イオンのミキシング
効果により単結晶絶縁膜上の全面にわたつて単結
晶導電膜を成長させることができ、しかも結晶成
長速度がMBEの場合に比べて速いため、単結晶
絶縁膜および単結晶導電膜からなる半導体装置の
スループツトの向上を図ることができるととも
に、イオンエネルギを数KeVないし数10KeVに
したため、イオン注入法の場合のように欠陥が発
生することもなく、特性の優れた半導体装置を作
成することができ、単結晶からなる半導体立体回
路素子の作成技術として応用することが可能とな
り、非常に実用的である。
つぎに、この発明を、その１実施例を示した第
４図とともに細に説明する。
４図とともに細に説明する。
まず、第４図ａに示すような単結晶絶縁膜であ
る単結晶スピネル膜５を形成し、熱リン酸により
スピネル膜５の表面をクリーニングしたのち、同
図ｂに示すように、室温、高真空下でスピネル膜
５上に蒸着により金属膜である厚さ約1000Åの
Ni蒸着膜６を形成する。
る単結晶スピネル膜５を形成し、熱リン酸により
スピネル膜５の表面をクリーニングしたのち、同
図ｂに示すように、室温、高真空下でスピネル膜
５上に蒸着により金属膜である厚さ約1000Åの
Ni蒸着膜６を形成する。
つぎに、Siをイオン化率数％にイオン化し、膜
５，６の温度を適当な温度に保ちつつ、イオン化
蒸着法により、第４図ｃに示すように、イオン化
したシリコンすなわちSi+をイオンエネルギ約
5KeVまで加速してNi蒸着膜６の全面に照射する
と、Si+のミキシング効果により、スピネル膜５
上の全面にわたつてNiシリサイド〔NiSi2〕がエ
ピタキシヤル成長し、スピネル膜５上に同図ｄに
示すような単結晶導電膜である単結晶のNiシリ
サイド膜７が形成され、スピネル膜５とNiシリ
サイド膜７からなる半導体装置８が作成される。
５，６の温度を適当な温度に保ちつつ、イオン化
蒸着法により、第４図ｃに示すように、イオン化
したシリコンすなわちSi+をイオンエネルギ約
5KeVまで加速してNi蒸着膜６の全面に照射する
と、Si+のミキシング効果により、スピネル膜５
上の全面にわたつてNiシリサイド〔NiSi2〕がエ
ピタキシヤル成長し、スピネル膜５上に同図ｄに
示すような単結晶導電膜である単結晶のNiシリ
サイド膜７が形成され、スピネル膜５とNiシリ
サイド膜７からなる半導体装置８が作成される。
なお、このときの結晶成長速度は約1000Å／
minであり、Niシリサイド膜７の形成後のNiと
Siとの組成比が１：２となるようにしている。
minであり、Niシリサイド膜７の形成後のNiと
Siとの組成比が１：２となるようにしている。
そして、このようにして形成された半導体装置
８を能動領域が形成されたシリコン基板上に積層
して配線用導電層とし、さらに積層したNiシリ
サイド膜７上に単結晶スピネル膜等の単結晶層間
絶縁膜を介在して次層の基板を積層し、これらを
繰り返すことにより、単結晶からなる特性の優れ
た半導体立体回路素子を形成することができる。
８を能動領域が形成されたシリコン基板上に積層
して配線用導電層とし、さらに積層したNiシリ
サイド膜７上に単結晶スピネル膜等の単結晶層間
絶縁膜を介在して次層の基板を積層し、これらを
繰り返すことにより、単結晶からなる特性の優れ
た半導体立体回路素子を形成することができる。
したがつて前記実施例によると、イオンのミキ
シング効果によりスピネル膜５の全面にわたつて
Niシリサイド膜７をエピタキシヤル成長させる
ことができ、しかもNiシリサイド膜７の結晶成
長速度がMBEに比べ約10倍速くなるため、半導
体装置８のスループツトの向上を図ることができ
る。
シング効果によりスピネル膜５の全面にわたつて
Niシリサイド膜７をエピタキシヤル成長させる
ことができ、しかもNiシリサイド膜７の結晶成
長速度がMBEに比べ約10倍速くなるため、半導
体装置８のスループツトの向上を図ることができ
る。
また、Si+のイオン化蒸着におけるイオンエネ
ルギを数KeVないし数10KeVにしたため、イオ
ン注入法の場合のように欠陥が発生することもな
く、特性の優れた半導体装置８を作成することが
できる。
ルギを数KeVないし数10KeVにしたため、イオ
ン注入法の場合のように欠陥が発生することもな
く、特性の優れた半導体装置８を作成することが
できる。
さらに、この半導体装置８を半導体立体回路素
子の各配線用導電層に適用することにより、単結
晶からなる特性の優れた半導体立体回路素子を容
易に提供することができ、非常に実用的である。
子の各配線用導電層に適用することにより、単結
晶からなる特性の優れた半導体立体回路素子を容
易に提供することができ、非常に実用的である。
しかも、Ni蒸着膜６をイオン化蒸着の前に形
成したため、Si+によるチヤージアツプを防止す
ることができ、イオンのミキシング効果を有効に
高めることができる。
成したため、Si+によるチヤージアツプを防止す
ることができ、イオンのミキシング効果を有効に
高めることができる。
なお、単結晶絶縁膜としてスピネル膜５以外
に、サフアイヤ、フツ化カルシウム〔CaF2〕等
の単結晶膜を使用しても、さらに金属膜として
Ni以外にコバルト、パラジウム、白金を使用し
ても、この発明を同様に実施することができる。
に、サフアイヤ、フツ化カルシウム〔CaF2〕等
の単結晶膜を使用しても、さらに金属膜として
Ni以外にコバルト、パラジウム、白金を使用し
ても、この発明を同様に実施することができる。
第１図ないし第３図はそれぞれ従来のNiシリ
サイド膜の形成過程を示す断面図、第４図ａ〜ｄ
はこの発明の半導体装置の製造方法の１実施例を
示し、製造過程を示す断面図である。 ５……単結晶スピネル膜、６……Ni蒸着膜、
７……Niシリサイド膜、８……半導体装置。
サイド膜の形成過程を示す断面図、第４図ａ〜ｄ
はこの発明の半導体装置の製造方法の１実施例を
示し、製造過程を示す断面図である。 ５……単結晶スピネル膜、６……Ni蒸着膜、
７……Niシリサイド膜、８……半導体装置。
Claims (1)
- １ 単結晶絶縁膜上に金属膜を蒸着し、イオンエ
ネルギ数KeVないし数10KeVの半導体イオンを
イオン化蒸着法により前記金属膜に照射して前記
絶縁膜上に単結晶導電膜を形成し、前記絶縁膜お
よび前記導電膜からなる半導体装置を作成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130033A JPS6110234A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130033A JPS6110234A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110234A JPS6110234A (ja) | 1986-01-17 |
| JPH038103B2 true JPH038103B2 (ja) | 1991-02-05 |
Family
ID=15024483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130033A Granted JPS6110234A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9044671B2 (en) | 2005-08-24 | 2015-06-02 | Nintendo Co., Ltd. | Game controller and game system |
-
1984
- 1984-06-26 JP JP59130033A patent/JPS6110234A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9044671B2 (en) | 2005-08-24 | 2015-06-02 | Nintendo Co., Ltd. | Game controller and game system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110234A (ja) | 1986-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |