JPH0410249B2 - - Google Patents
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- JPH0410249B2 JPH0410249B2 JP56100528A JP10052881A JPH0410249B2 JP H0410249 B2 JPH0410249 B2 JP H0410249B2 JP 56100528 A JP56100528 A JP 56100528A JP 10052881 A JP10052881 A JP 10052881A JP H0410249 B2 JPH0410249 B2 JP H0410249B2
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- JP
- Japan
- Prior art keywords
- transistor
- base
- emitter
- input
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はTTL（トランジスタ・トランジスタ・
ロジツク）回路に係り、特に、入力段にPNPト
ランジスタを用いたTTL回路の入力しきい値電
圧を、高速動作を犠性にすることなく補正した
TTL回路に関する。
ロジツク）回路に係り、特に、入力段にPNPト
ランジスタを用いたTTL回路の入力しきい値電
圧を、高速動作を犠性にすることなく補正した
TTL回路に関する。
TTL回路はバイポーラ集積回路（IC）による
論理回路の一種としてよく知られている。近年、
ICの高密度化、高集積化に伴ない、エピタキシ
ヤル成長層は益々薄くなつて来ており、あるいは
リソグラフイー技術の進歩によつて、電極用の窓
は益々小さくなつて来ている。このため、電気的
衝激に対するICの耐圧は低くなつて来ている。
論理回路の一種としてよく知られている。近年、
ICの高密度化、高集積化に伴ない、エピタキシ
ヤル成長層は益々薄くなつて来ており、あるいは
リソグラフイー技術の進歩によつて、電極用の窓
は益々小さくなつて来ている。このため、電気的
衝激に対するICの耐圧は低くなつて来ている。
従来、TTL回路の入力段における耐圧を高め
るために、入力段素子として通常用いられる
NPNトランジスタに代えて耐圧の高いシヨツト
キーダイオードが用いられたり、ベース・コレク
タ間の耐圧の高いPNPトランジスタをコレクタ
接地して用いられたりしている。
るために、入力段素子として通常用いられる
NPNトランジスタに代えて耐圧の高いシヨツト
キーダイオードが用いられたり、ベース・コレク
タ間の耐圧の高いPNPトランジスタをコレクタ
接地して用いられたりしている。
しかしながら、シヨツトキーダイオードの順方
向電圧降下およびPNPトランジスタのエミツ
タ・ベース間順方向電圧降下は、NPNトランジ
スタのベース・エミツタ間順方向電圧降下より低
いので、TTL回路の入力段にシヨツトキーダイ
オードやPNPトランジスタを用いた場合の入力
しきい値電圧は、NPNトランジスタを用いた場
合のそれと異なり、入力しきい値電圧の規格に対
して余裕（マージン）が少なくなつたり、規格か
らはずれたりするようになる。
向電圧降下およびPNPトランジスタのエミツ
タ・ベース間順方向電圧降下は、NPNトランジ
スタのベース・エミツタ間順方向電圧降下より低
いので、TTL回路の入力段にシヨツトキーダイ
オードやPNPトランジスタを用いた場合の入力
しきい値電圧は、NPNトランジスタを用いた場
合のそれと異なり、入力しきい値電圧の規格に対
して余裕（マージン）が少なくなつたり、規格か
らはずれたりするようになる。
入力しきい値電圧の規格値からの変動を補正し
たTTL回路として、VTL（バリアブル・スレシ
ヨルド・ロジツク）と称する回路が知られてい
る。このVTLにおいては、例えば、入力段のシ
ヨツトキーダイオードのアノードと次段トランジ
スタのベースとの間に、あるいは電源との間に、
入力しきい値電圧を補正するための抵抗が接続さ
れており、このしきい値電圧補正用の抵抗に付随
する寄生容量により、TTL回路のスイツチング
速度が遅くなるという欠点を有する。
たTTL回路として、VTL（バリアブル・スレシ
ヨルド・ロジツク）と称する回路が知られてい
る。このVTLにおいては、例えば、入力段のシ
ヨツトキーダイオードのアノードと次段トランジ
スタのベースとの間に、あるいは電源との間に、
入力しきい値電圧を補正するための抵抗が接続さ
れており、このしきい値電圧補正用の抵抗に付随
する寄生容量により、TTL回路のスイツチング
速度が遅くなるという欠点を有する。
本発明の目的は、上述の従来のTTL回路の持
つ欠点にかんがみ、入力段PNPトランジスタの
エミツタとエミツタ抵抗との間に、入力しきい値
電圧補正用の抵抗を挿入するという構想に基づ
き、入力段にPNPトランジスタを用いたTTL回
路において、耐圧およびスイツチング速度を損な
うことなく入力しきい値電圧を補正することにあ
る。
つ欠点にかんがみ、入力段PNPトランジスタの
エミツタとエミツタ抵抗との間に、入力しきい値
電圧補正用の抵抗を挿入するという構想に基づ
き、入力段にPNPトランジスタを用いたTTL回
路において、耐圧およびスイツチング速度を損な
うことなく入力しきい値電圧を補正することにあ
る。
以下、添付の図面に基づいて本発明の実施例を
従来例と対比しながら説明する。
従来例と対比しながら説明する。
第１図は周知の基本TTL回路の１例を示す回
路図である。第１図において、T1，T2，T3は
NPNトランジスタである。入力電圧VINがローレ
ベル（Ｌレベル）の時は、トランジスタT1はオ
ン、トランジスタT2はオフ、トランジスタT3も
オフであり、出力電圧VOUTはハイレベル（Ｈレ
ベル）である。入力電圧VINがＨレベルの時は、
T1はオフ、T2はオン、T3もオンで、VOUTはＬレ
ベルである。トランジスタT3はオンにするため
の入力しきい値電圧VTHは、 VTH＝VFC（T1）＋VFE（T2）＋VFE（T3）−VFE（T1） である。ここで、VFC（T1）はT1のベース・コレ
クタ間順方向電圧、VFE（T2）はT2のベース・エ
ミツタ間順方向電圧、VFE（T3）はT3のベース・
エミツタ間順方向電圧、VFEはT1のベース・エミ
ツタ間電圧であり、各々が約0.8Vなので、VTHは
約1.6Vとなる。
路図である。第１図において、T1，T2，T3は
NPNトランジスタである。入力電圧VINがローレ
ベル（Ｌレベル）の時は、トランジスタT1はオ
ン、トランジスタT2はオフ、トランジスタT3も
オフであり、出力電圧VOUTはハイレベル（Ｈレ
ベル）である。入力電圧VINがＨレベルの時は、
T1はオフ、T2はオン、T3もオンで、VOUTはＬレ
ベルである。トランジスタT3はオンにするため
の入力しきい値電圧VTHは、 VTH＝VFC（T1）＋VFE（T2）＋VFE（T3）−VFE（T1） である。ここで、VFC（T1）はT1のベース・コレ
クタ間順方向電圧、VFE（T2）はT2のベース・エ
ミツタ間順方向電圧、VFE（T3）はT3のベース・
エミツタ間順方向電圧、VFEはT1のベース・エミ
ツタ間電圧であり、各々が約0.8Vなので、VTHは
約1.6Vとなる。
第１図の回路では入力段にNPNトランジスタ
を用いているが、そのベース・エミツタ間の耐圧
はトランジスタ構造におけるベース拡散領域とエ
ミツタ拡散領域の不純物濃度差が少ないので、約
7Vと極めて低く、入力電圧VINが電気的衝激によ
り高電圧になると容易に破壊されてしまうという
欠点を持つている。
を用いているが、そのベース・エミツタ間の耐圧
はトランジスタ構造におけるベース拡散領域とエ
ミツタ拡散領域の不純物濃度差が少ないので、約
7Vと極めて低く、入力電圧VINが電気的衝激によ
り高電圧になると容易に破壊されてしまうという
欠点を持つている。
第２図は、入力段にシヨツトキーダイオードＤ
を用いた周知のDTL回路の１例を示す回路図で
ある。シヨツトキーダイオードの耐圧は20V以上
あるので、第２図のTTL回路は電気的衝激に対
して第１図の回路より強い。第２図において、ト
ランジスタT2をオンにするための入力しきい値
電圧VTHは、 VTH＝VFE（T1）＋VFE（T2）−VF(D) である。ここでVFE（T1）、VFE（T2）は第１図の
場合と同様でそれぞれ約0.8Vであるが、シヨツ
トキーダイオードＤの順方向電圧降下VF(D)は約
0.4Vである。従つてVTHは約1.2Vとなり、規格値
から大きくずれてしまい、その結果、スイツチン
グのタイミングがずれたり、入力電圧の振幅に対
するマージンが減少してしまう。このため、入力
段にシヨツトキーダイオードを用いたTTL回路
では入力しきい値電圧を規格値の1.6Vに補正す
る必要がある。
を用いた周知のDTL回路の１例を示す回路図で
ある。シヨツトキーダイオードの耐圧は20V以上
あるので、第２図のTTL回路は電気的衝激に対
して第１図の回路より強い。第２図において、ト
ランジスタT2をオンにするための入力しきい値
電圧VTHは、 VTH＝VFE（T1）＋VFE（T2）−VF(D) である。ここでVFE（T1）、VFE（T2）は第１図の
場合と同様でそれぞれ約0.8Vであるが、シヨツ
トキーダイオードＤの順方向電圧降下VF(D)は約
0.4Vである。従つてVTHは約1.2Vとなり、規格値
から大きくずれてしまい、その結果、スイツチン
グのタイミングがずれたり、入力電圧の振幅に対
するマージンが減少してしまう。このため、入力
段にシヨツトキーダイオードを用いたTTL回路
では入力しきい値電圧を規格値の1.6Vに補正す
る必要がある。
第３図は第２図の回路に入力しきい値電圧補正
手段を付加した従来のTTL回路の１例を示す回
路図である。第３図においては、第２図の回路の
入力段シヨツトキーダイオードＤのアノードと次
段NPNトランジスタT1のベースの間に、しきい
値電圧補正用の抵抗Ｒが接続されていることであ
る。抵抗Ｒの抵抗値は、トランジスタT1にベー
ス電流が流れたときにＲの両端に生ずる電圧降下
Ｖ（Ｒ）が約0.4Vとなるように設定されている。
入力しきい値電圧VTHは VTH＝VFE（T1）＋VFE（T2） −VF(D)＋Ｖ（Ｒ） であり、約1.6Vとなつて規格値にほぼ一致する。
第３図の回路はVTLとして知られている。
手段を付加した従来のTTL回路の１例を示す回
路図である。第３図においては、第２図の回路の
入力段シヨツトキーダイオードＤのアノードと次
段NPNトランジスタT1のベースの間に、しきい
値電圧補正用の抵抗Ｒが接続されていることであ
る。抵抗Ｒの抵抗値は、トランジスタT1にベー
ス電流が流れたときにＲの両端に生ずる電圧降下
Ｖ（Ｒ）が約0.4Vとなるように設定されている。
入力しきい値電圧VTHは VTH＝VFE（T1）＋VFE（T2） −VF(D)＋Ｖ（Ｒ） であり、約1.6Vとなつて規格値にほぼ一致する。
第３図の回路はVTLとして知られている。
しかしながら第３図の従来回路によれば、抵抗
Ｒをバルクの不純物拡散層（例えばＰ型）で形成
するときに、その抵抗用の拡散層と、下のエピタ
キシヤル層（例えばｎ型）との間で寄生容量が形
成される。
Ｒをバルクの不純物拡散層（例えばＰ型）で形成
するときに、その抵抗用の拡散層と、下のエピタ
キシヤル層（例えばｎ型）との間で寄生容量が形
成される。
この寄生容量は、第３図にＣで示したように、
例えば抵抗Ｒに並列に付く成分もあれば、電源に
対して付く成分もある。（ここでは並列成分のみ
を表示されている） 従つて、トランジスタT1のベースに蓄積され
たチヤージを抜いてトランジスタT1をoffさせよ
うとする場合、寄生容量Ｃのチヤージも抜かなけ
ればならず、トランジスタT1のoffするスピード
は遅くなつてしまう。（図示した寄生容量Ｃ以外
の電源に対して付いた容量成分も同じ理由でトラ
ンジスタT1のoffを遅らせることになる。）一方
トランジスタT1をONさせる時には、ＲとＣの関
係を適当に選べばトランジスタT1のONを早める
方向に作用させられるが、前述のようにトランジ
スタT1のoffは遅いので、トランジスタT1のスイ
ツチング速度は遅くなる欠点を持つている。（電
源に対して付いた容量成分はT1のONを遅くさせ
る方向に作用する。） 第４図は、入力段にPNPトランジスタを用い
た従来のTTL回路の１例を示す回路図である。
第４図において、入力段トランジスタQ1のベー
スは入力端子INに接続されており、コレクタは
接地されており、エミツタはエミツタ抵抗R1を
介して電源線VCCに接続されているとともに、
NPNトランジスタQ2のベースに接続されてい
る。トランジスタQ2のコレクタは負荷抵抗R2を
介して電源線VCCに接続されており、エミツタは
次段のNPNトランジスタQ3のベースに接続され
ている。トランジスタQ3のベースと入力端子IN
の間には、ベース電荷放出用のシヨツトキーバリ
アダイオードD1がそのアノードをベース側にし
て接続されている。トランジスタQ3のコレクタ
は負荷抵抗R3を介して電源線VCCに接続されてお
り、エミツタはエミツタ抵抗R4を介して接地さ
れている。トランジスタQ3のコレクタはまた、
第１の出力端子OUT1にも接続されており、エミ
ツタはNPNトランジスタQ4のベースにも接続さ
れている。トランジスタQ4のエミツタは接地さ
れており、コレクタは第２の出力端子OUT2に接
続されている。トランジスタQ2のコレクタはま
た、NPNトランジスタQ5のベースに接続されて
おり、トランジスタQ5のコレクタは電源線VCCに
接続されており、エミツタはダイオードD2のア
ノードに接続されている。ダイオードD2のカソ
ードはトランジスタQ4のコレクタに接続されて
いる。
例えば抵抗Ｒに並列に付く成分もあれば、電源に
対して付く成分もある。（ここでは並列成分のみ
を表示されている） 従つて、トランジスタT1のベースに蓄積され
たチヤージを抜いてトランジスタT1をoffさせよ
うとする場合、寄生容量Ｃのチヤージも抜かなけ
ればならず、トランジスタT1のoffするスピード
は遅くなつてしまう。（図示した寄生容量Ｃ以外
の電源に対して付いた容量成分も同じ理由でトラ
ンジスタT1のoffを遅らせることになる。）一方
トランジスタT1をONさせる時には、ＲとＣの関
係を適当に選べばトランジスタT1のONを早める
方向に作用させられるが、前述のようにトランジ
スタT1のoffは遅いので、トランジスタT1のスイ
ツチング速度は遅くなる欠点を持つている。（電
源に対して付いた容量成分はT1のONを遅くさせ
る方向に作用する。） 第４図は、入力段にPNPトランジスタを用い
た従来のTTL回路の１例を示す回路図である。
第４図において、入力段トランジスタQ1のベー
スは入力端子INに接続されており、コレクタは
接地されており、エミツタはエミツタ抵抗R1を
介して電源線VCCに接続されているとともに、
NPNトランジスタQ2のベースに接続されてい
る。トランジスタQ2のコレクタは負荷抵抗R2を
介して電源線VCCに接続されており、エミツタは
次段のNPNトランジスタQ3のベースに接続され
ている。トランジスタQ3のベースと入力端子IN
の間には、ベース電荷放出用のシヨツトキーバリ
アダイオードD1がそのアノードをベース側にし
て接続されている。トランジスタQ3のコレクタ
は負荷抵抗R3を介して電源線VCCに接続されてお
り、エミツタはエミツタ抵抗R4を介して接地さ
れている。トランジスタQ3のコレクタはまた、
第１の出力端子OUT1にも接続されており、エミ
ツタはNPNトランジスタQ4のベースにも接続さ
れている。トランジスタQ4のエミツタは接地さ
れており、コレクタは第２の出力端子OUT2に接
続されている。トランジスタQ2のコレクタはま
た、NPNトランジスタQ5のベースに接続されて
おり、トランジスタQ5のコレクタは電源線VCCに
接続されており、エミツタはダイオードD2のア
ノードに接続されている。ダイオードD2のカソ
ードはトランジスタQ4のコレクタに接続されて
いる。
入力段にPNPトランジスタを採用したことに
より、第１に、入力に低レベル電圧（例えば
0.4V）を印加した時に入力端子より流れ出る電
流IILは抵抗Ｒに流れる電流IR1の（１−α）倍
（ここでαは電流増幅率を表わす）の電流で済み、
入力特性が著しく改善されること、第２に、Q1
のベース・コレクタおよびベース・エミツタ間の
耐圧はやはり20V以上あるので入力耐圧が高くな
ること、という利点がある。
より、第１に、入力に低レベル電圧（例えば
0.4V）を印加した時に入力端子より流れ出る電
流IILは抵抗Ｒに流れる電流IR1の（１−α）倍
（ここでαは電流増幅率を表わす）の電流で済み、
入力特性が著しく改善されること、第２に、Q1
のベース・コレクタおよびベース・エミツタ間の
耐圧はやはり20V以上あるので入力耐圧が高くな
ること、という利点がある。
しかしながら、第４図の回路においても、第２
図の回路と同様に、入力しきい値電圧が規格値か
らずれているという欠点を有する。すなわち、 トランジスタQ4をオンにする入力しきい値電
圧VTHは、 VTH＝VFE（Q4）＋VFE（Q3） ＋VFE（Q2）−VFE（Q1） である。ここで、VFE（Q4），VFE（Q3），VFE（Q2）
はそれぞれ、トランジスタQ4，Q3，Q2のベー
ス・エミツタ間順方向電圧で各々約0.8Vであり、
VFE（Q1）はPNPトランジスタのエミツタ・ベー
ス間順方向電圧で約0.6Vである。PNPトランジ
スタのエミツタ・ベース間順方向電圧VFE（Q1）
は、NPNトランジスタのベース・エミツタ間電
圧より約0.2Vだけ低いので、VTHは1.8Vと規格値
の1.6Vより高くなる。このため、第４図の従来
回路によれば、第２図の従来回路と同様の理由に
より、スイツチングのタイミングがずれたり、入
力電圧の振幅に対するマージンが縮小してしまう
という欠点がある。
図の回路と同様に、入力しきい値電圧が規格値か
らずれているという欠点を有する。すなわち、 トランジスタQ4をオンにする入力しきい値電
圧VTHは、 VTH＝VFE（Q4）＋VFE（Q3） ＋VFE（Q2）−VFE（Q1） である。ここで、VFE（Q4），VFE（Q3），VFE（Q2）
はそれぞれ、トランジスタQ4，Q3，Q2のベー
ス・エミツタ間順方向電圧で各々約0.8Vであり、
VFE（Q1）はPNPトランジスタのエミツタ・ベー
ス間順方向電圧で約0.6Vである。PNPトランジ
スタのエミツタ・ベース間順方向電圧VFE（Q1）
は、NPNトランジスタのベース・エミツタ間電
圧より約0.2Vだけ低いので、VTHは1.8Vと規格値
の1.6Vより高くなる。このため、第４図の従来
回路によれば、第２図の従来回路と同様の理由に
より、スイツチングのタイミングがずれたり、入
力電圧の振幅に対するマージンが縮小してしまう
という欠点がある。
第５図は第４図の持つ欠点を解決した本発明の
実施例を示す回路図である。第５図において、第
４図と異なるところは、PNPトランジスタQ1の
エミツタとそのエミツタ抵抗R1の間に入力しき
い値電圧補正用の抵抗R0が挿入されていること
であり、他は第４図と同様なので同じ符号を付し
てある。抵抗R0の値は、R0を電流が流れたとき
にR0の両端に生じる電圧降下が約0.2Vとなるよ
うに設定してある。これにより、DC的には第３
図と同様に入力しきい値電圧は規格値である
1.6Vにほぼ一致する。すなわち、 VTH＝VFE（Q4）＋VFE（Q3）＋VFE（Q2） −Ｖ（R0）−VFE（Q1） ＝0.8＋0.8＋0.8−0.2−0.6＝1.6V 抵抗R0にも第３図の例と同様の理由により半
導体集積回路の製造過程で寄生容量C0が付随す
るが、第５図の回路構成によれば、寄生容量C0
の影響でスイツチング速度が遅くなることはな
い。なお、本発明において使用される抵抗R0の
抵抗値は例えば数100Ωのものが使用されるもの
であり、これに対し抵抗Ｒは例えば10数ＫΩのも
のが使用される。以下この理由を第５図の回路の
動作説明をしながら述べる。
実施例を示す回路図である。第５図において、第
４図と異なるところは、PNPトランジスタQ1の
エミツタとそのエミツタ抵抗R1の間に入力しき
い値電圧補正用の抵抗R0が挿入されていること
であり、他は第４図と同様なので同じ符号を付し
てある。抵抗R0の値は、R0を電流が流れたとき
にR0の両端に生じる電圧降下が約0.2Vとなるよ
うに設定してある。これにより、DC的には第３
図と同様に入力しきい値電圧は規格値である
1.6Vにほぼ一致する。すなわち、 VTH＝VFE（Q4）＋VFE（Q3）＋VFE（Q2） −Ｖ（R0）−VFE（Q1） ＝0.8＋0.8＋0.8−0.2−0.6＝1.6V 抵抗R0にも第３図の例と同様の理由により半
導体集積回路の製造過程で寄生容量C0が付随す
るが、第５図の回路構成によれば、寄生容量C0
の影響でスイツチング速度が遅くなることはな
い。なお、本発明において使用される抵抗R0の
抵抗値は例えば数100Ωのものが使用されるもの
であり、これに対し抵抗Ｒは例えば10数ＫΩのも
のが使用される。以下この理由を第５図の回路の
動作説明をしながら述べる。
入力端子INがＬレベル（例えば0.4V）の時は、
PNPトランジスタQ1はオン、NPNトランジスタ
Q2のベース電位は低いのでオフ、従つてQ3もオ
フ、Q4もオフであり、Q5はベース電位が高いの
でオンであり、出力端子OUT1，OUT2共にＨレ
ベルである。入力端子INがＨレベル（例えば
2.4V）の時は、Q1はオフ、従つてQ2はオン、Q3
はオン、Q4はオン、Q5はオフで、OUT1，OUT2
は共にＬレベルである。入力端子INの電圧がＬ
レベル（例えば0.4V）からＨレベル（例えば
2.4V）に遷移するとき、入力しきい値電圧（例
えば1.6V）以上になると直ちにQ1はオフになり
この結果、たとえC0に電荷が蓄積されていても
容量C0はフローテイング状態となつているので、
抵抗R1に電流は流れず、Q2のベース電位は直ち
にVCCレベルになる。したがつてQ2は容量C0の影
響を受けないで直ちにオンになる。
PNPトランジスタQ1はオン、NPNトランジスタ
Q2のベース電位は低いのでオフ、従つてQ3もオ
フ、Q4もオフであり、Q5はベース電位が高いの
でオンであり、出力端子OUT1，OUT2共にＨレ
ベルである。入力端子INがＨレベル（例えば
2.4V）の時は、Q1はオフ、従つてQ2はオン、Q3
はオン、Q4はオン、Q5はオフで、OUT1，OUT2
は共にＬレベルである。入力端子INの電圧がＬ
レベル（例えば0.4V）からＨレベル（例えば
2.4V）に遷移するとき、入力しきい値電圧（例
えば1.6V）以上になると直ちにQ1はオフになり
この結果、たとえC0に電荷が蓄積されていても
容量C0はフローテイング状態となつているので、
抵抗R1に電流は流れず、Q2のベース電位は直ち
にVCCレベルになる。したがつてQ2は容量C0の影
響を受けないで直ちにオンになる。
また、入力端子INの電圧がＨレベルからＬレ
ベルに遷移するとき、入力しきい値電圧以下にな
るとQ1はオンし、Q2のベースに蓄積されたチヤ
ージがQ1のトランジスタ動作によりエミツタか
らコレクタに能動的に引き抜かれるため、寄生容
量C0の影響をほとんど受けずにQ2のベースチヤ
ージを抜くことが出来るので、出力端子OUT、
またはOUT2における立上り伝搬時間tPLHは容量
C0の影響をほとんど受けない。このようにQ2の
オン・オフは寄生容量C0の影響をほとんど受け
ずにスイツチすることができる。従つて、出力端
子OUT1又はOUT2における立下り伝搬時間tPHL
は容量C0の影響を全く受けない。さらに、入力
端子INの電圧がＨレベル（例えば2.4V）からＬ
レベル（例えば0.4V）に遷移するとき、しきい
値電圧（例えば1.6V）以下になるとトランジス
タQ3はオフになり、シヨツトキーダイオードD1
はトランジスタQ3のベースに蓄積されていた電
荷を入力端子INの側に放出させるので、Q3は寄
生容量C0の影響を殆んど受けずに直ちにオフと
なり、従つてQ4もオフとなるので、この点から
も出力端子OUT1又はOUT2の立上り伝搬時間
tPLHは寄生容量C0の影響を殆んど受けない。
ベルに遷移するとき、入力しきい値電圧以下にな
るとQ1はオンし、Q2のベースに蓄積されたチヤ
ージがQ1のトランジスタ動作によりエミツタか
らコレクタに能動的に引き抜かれるため、寄生容
量C0の影響をほとんど受けずにQ2のベースチヤ
ージを抜くことが出来るので、出力端子OUT、
またはOUT2における立上り伝搬時間tPLHは容量
C0の影響をほとんど受けない。このようにQ2の
オン・オフは寄生容量C0の影響をほとんど受け
ずにスイツチすることができる。従つて、出力端
子OUT1又はOUT2における立下り伝搬時間tPHL
は容量C0の影響を全く受けない。さらに、入力
端子INの電圧がＨレベル（例えば2.4V）からＬ
レベル（例えば0.4V）に遷移するとき、しきい
値電圧（例えば1.6V）以下になるとトランジス
タQ3はオフになり、シヨツトキーダイオードD1
はトランジスタQ3のベースに蓄積されていた電
荷を入力端子INの側に放出させるので、Q3は寄
生容量C0の影響を殆んど受けずに直ちにオフと
なり、従つてQ4もオフとなるので、この点から
も出力端子OUT1又はOUT2の立上り伝搬時間
tPLHは寄生容量C0の影響を殆んど受けない。
以上の説明から明らかなように、入力段に
PNPトランジスタを用いて入力特性および耐圧
特性を改善したTTL回路において、抵抗R0を第
５図のような位置に設けることにより、この抵抗
R0に寄生する容量C0の影響が次段のトランジス
タQ2〜Q5のスイツチング速度を損わせることな
く、かつ耐圧も損なうことなく安価に入力しきい
値電圧が規格値に補正されるのでTTL回路の動
作の信頼性が向上する。
PNPトランジスタを用いて入力特性および耐圧
特性を改善したTTL回路において、抵抗R0を第
５図のような位置に設けることにより、この抵抗
R0に寄生する容量C0の影響が次段のトランジス
タQ2〜Q5のスイツチング速度を損わせることな
く、かつ耐圧も損なうことなく安価に入力しきい
値電圧が規格値に補正されるのでTTL回路の動
作の信頼性が向上する。
なお、本発明は第５図に示した実施例に限定さ
れるものではなく、入力段にPNPトランジスタ
を用いたすべてのTTL回路に適用され得る。例
えば第５図において、トランジスタQ2とエミツ
タ抵抗R1の間にさらにしきい値電圧補正用の抵
抗を挿入してもよい。この場合も、トランジスタ
Q1によるトランジスタQ2のベースチヤージの引
き抜きにより上記補正用の抵抗に寄生する容量に
よるトランジスタQ2のスイツチング速度はほと
んど影響は受けない。
れるものではなく、入力段にPNPトランジスタ
を用いたすべてのTTL回路に適用され得る。例
えば第５図において、トランジスタQ2とエミツ
タ抵抗R1の間にさらにしきい値電圧補正用の抵
抗を挿入してもよい。この場合も、トランジスタ
Q1によるトランジスタQ2のベースチヤージの引
き抜きにより上記補正用の抵抗に寄生する容量に
よるトランジスタQ2のスイツチング速度はほと
んど影響は受けない。
第１図は周知の基本TTL回路の１例を示す回
路図、第２図は入力段にシヨツトキーダイオード
Ｄを用いた周知のDTL回路の１例を示す回路図、
第３図は第２図の回路に入力しきい値電圧補正手
段を付加した従来のTTL回路の１例を示す回路
図、第４図は入力段にPNPトランジスタを用い
た従来のTTL回路の１例を示す回路図、第５図
は第４図の持つ欠点を解決した本発明の実施例を
示す回路図である。 Q1……入力段PNPトランジスタ、D1……ベー
ス電荷放出用シヨツトキーダイオード、R0……
入力しきい値電圧補正用抵抗、R1……エミツタ
抵抗。
路図、第２図は入力段にシヨツトキーダイオード
Ｄを用いた周知のDTL回路の１例を示す回路図、
第３図は第２図の回路に入力しきい値電圧補正手
段を付加した従来のTTL回路の１例を示す回路
図、第４図は入力段にPNPトランジスタを用い
た従来のTTL回路の１例を示す回路図、第５図
は第４図の持つ欠点を解決した本発明の実施例を
示す回路図である。 Q1……入力段PNPトランジスタ、D1……ベー
ス電荷放出用シヨツトキーダイオード、R0……
入力しきい値電圧補正用抵抗、R1……エミツタ
抵抗。
Claims (1)
- 【特許請求の範囲】 １ コレクタが接地されており、エミツタが第１
及び第２抵抗R0，R1を介して電源に接続されて
おり、ベースが入力端に接続されている入力段
PNPトランジスタQ1と、 コレクタが出力端に接続されているとともに、
エミツタが接地電位に接地されている、第１の
NPNトランジスタQ3と、 ベースが該第１及び第２の抵抗の接続点に接続
され、コレクタが第４の抵抗R2を介して電源に
接続され、エミツタが該第１のNPNトランジス
タQ3のベースに接続された第２のNPNトランジ
スタQ2と、 該入力段PNPトランジスタのベースにカソー
ドが接続されており、該第１のNPNトランジス
タのベースにアノードが接続されている該第１の
NPNトランジスタのベース電荷放出用シヨツト
キーダイオードD1とを具備し、 該第１の抵抗値を所定値に設定することによ
り、該入力端におけるしきい値電圧が規定値とな
るようにしたことを特徴とするTTL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100528A JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100528A JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583323A JPS583323A (ja) | 1983-01-10 |
| JPH0410249B2 true JPH0410249B2 (ja) | 1992-02-24 |
Family
ID=14276458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100528A Granted JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583323A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548732A (en) * | 1978-10-05 | 1980-04-08 | Toshiba Corp | Liquid crystal display device |
| JPS55110431A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Logic circuit |
-
1981
- 1981-06-30 JP JP56100528A patent/JPS583323A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583323A (ja) | 1983-01-10 |
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