JPH0425178A - Manufacturing method of thin film transistor - Google Patents
Manufacturing method of thin film transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタおよびその製造方法に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film transistor and a method for manufacturing the same.
薄膜トランジスタは、ゲート電極と、ゲート絶縁膜と、
半導体層と、n型半導体からなるオーミックコンタクト
層と、ソース、ドレイン電極とを積層したもので、この
薄膜トランジスタとしては、従来第4図に示す構造のも
のが知られている。A thin film transistor has a gate electrode, a gate insulating film,
This thin film transistor is made up of a stack of a semiconductor layer, an ohmic contact layer made of an n-type semiconductor, and source and drain electrodes, and the structure shown in FIG. 4 is conventionally known as this thin film transistor.
この薄膜トランジスタは、ガラス等からなる基板1の上
にゲート電極2を形成し、このゲート電極2の上に、窒
化シリコン(Si N)からなるゲート絶縁膜3と、半
導体層4と、オーミックコンタクト層5と、ソース、ド
レイン電極6,7とを積層して構成されている。なお、
前記半導体層4は、i型半導体、例えばi型のアモルフ
ァスやシリコンまたはポリ・シリコン(i−8j)がら
なっており、またオーミックコンタクト層5は、n型半
導体、例えば燐(P)等のn型不純物をドープしたn型
のアモルファス・シリコンまたはポリ・シリコン(n”
−8j )からなっている。This thin film transistor includes a gate electrode 2 formed on a substrate 1 made of glass or the like, and a gate insulating film 3 made of silicon nitride (SiN), a semiconductor layer 4, and an ohmic contact layer on the gate electrode 2. 5 and source and drain electrodes 6 and 7 are stacked. In addition,
The semiconductor layer 4 is made of an i-type semiconductor such as i-type amorphous, silicon or polysilicon (i-8j), and the ohmic contact layer 5 is made of an n-type semiconductor such as phosphorus (P). n-type amorphous silicon or polysilicon (n”
-8j).
ところで、前記薄膜トランジスタは、主にスイッチング
素子として使用されているが、この薄膜トランジスタに
良好なスイッチング動作を行なわせるには、この薄膜ト
ランジスタのVG−ID特性を、ヒステリシス性の小さ
い特性とする必要がある。By the way, the thin film transistor is mainly used as a switching element, and in order to make this thin film transistor perform a good switching operation, the VG-ID characteristic of this thin film transistor needs to be a characteristic with small hysteresis.
このため、従来の薄膜トランジスタでは、そのゲート絶
縁膜3を、シリコン原子S1と窒素原子Nとの組成比S
j/Nが化学量論比(Sj/N=0.75)に近い窒化
シリコンで形成して、V6ID特性のヒステリシス性を
小さくしている。For this reason, in the conventional thin film transistor, the gate insulating film 3 has a composition ratio S of silicon atoms S1 and nitrogen atoms N.
It is formed of silicon nitride with j/N close to the stoichiometric ratio (Sj/N=0.75) to reduce the hysteresis of the V6ID characteristic.
しかしながら、前記従来の薄膜トランジスタは、そのゲ
ート絶縁膜3を化学量論比に近い組成比の窒化シリコン
で形成しても、そのV。−ID特性がある程度のヒステ
リシス性をもってしまうという問題をもっていた。However, even if the gate insulating film 3 of the conventional thin film transistor is formed of silicon nitride having a composition close to the stoichiometric ratio, its V. - There was a problem that the ID characteristic had a certain degree of hysteresis.
すなわち、第5図は従来の薄膜トランジスタのVc
In特性を示したもので、このV6−ID特性は、ゲー
ト絶縁膜3の膜厚が2000人の薄膜l・ランジスタに
ついて、ドレイン電圧VDを10V1ソース電圧vsを
Ovとし、ゲート電圧VCを+40V〜−40Vに変化
させてソース。That is, FIG. 5 shows the Vc of the conventional thin film transistor.
This V6-ID characteristic is for a thin film L transistor with a gate insulating film 3 of 2000 mm thickness, drain voltage VD is 10V1, source voltage vs is Ov, and gate voltage VC is +40V ~ Change to -40V and source.
ドレイン電極6,7間に流れる電流値を測定した結果で
あり、従来の薄膜トランジスタのV。−1、特性は、こ
の測定条件において、ヒステリシス幅Wが約3vのヒス
テリシス性を示した。This is the result of measuring the current value flowing between the drain electrodes 6 and 7, which is V of a conventional thin film transistor. -1, the characteristics showed hysteresis with a hysteresis width W of about 3V under these measurement conditions.
本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、v6−ID特性のヒス
テリシス性を十分に小さくして良好なスイッチング動作
を行なわせることができる薄膜トランジスタを提供する
とともに、あわせてその製造方法を提供することにある
。The present invention has been made in view of the above circumstances, and its purpose is to provide a thin film transistor that can sufficiently reduce the hysteresis of the v6-ID characteristic and perform good switching operations. In addition, it is an object of the present invention to provide a method for manufacturing the same.
本発明の薄膜トランジスタは、ゲート電極と、ゲート絶
縁膜と、半導体層と、n型半導体からなるオーミックコ
ンタクト層と、ソース、ドレイン電極とを積層した薄膜
トランジスタにおいで、前記半導体層に、微量のn型不
純物を拡散させたことを特徴とするものである。The thin film transistor of the present invention is a thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, an ohmic contact layer made of an n-type semiconductor, and source and drain electrodes are laminated. It is characterized by diffusion of impurities.
また、本発明の薄膜トランジスタの製造法は、基板上に
ゲート電極を形成し、このゲート電極を形成した前記基
板上に、ゲート絶縁膜と、i型半導体からなる半導体層
と、n型半導体からなるオミックコンタクト層と、ソー
ス、ドレイン電極用金属膜とを順次堆積した後、加熱処
理により前記半導体層にその上のオーミックコンタクト
層に含まれているn型不純物を熱拡散させ、この加熱処
理後に前記ソース、ドレイン電極用金属膜とその下のオ
ーミックコンタクト層とをソース電極およびドレイン電
極の形状にパターニングすることを特徴とするものであ
る。Further, in the method for manufacturing a thin film transistor of the present invention, a gate electrode is formed on a substrate, and a gate insulating film, a semiconductor layer made of an i-type semiconductor, and a semiconductor layer made of an n-type semiconductor are placed on the substrate on which the gate electrode is formed. After sequentially depositing an ohmic contact layer and metal films for source and drain electrodes, the n-type impurity contained in the ohmic contact layer above the semiconductor layer is thermally diffused into the semiconductor layer by heat treatment, and after this heat treatment, The method is characterized in that the source and drain electrode metal films and the underlying ohmic contact layer are patterned into the shapes of the source and drain electrodes.
すなわち、本発明の薄膜トランジスタは、その半導体層
に微量のn型不純物を拡散させることによって、Vc
ID特性のヒステリシス性を小さくしたものである。That is, in the thin film transistor of the present invention, by diffusing a small amount of n-type impurity into the semiconductor layer, Vc
The hysteresis of the ID characteristic is reduced.
また、本発明の薄膜j・ランジスタの製造方法は、半導
体層としてi型半導体を堆積させ、その」二にn型半導
体からなるオーミックコンタクト層とソース、ドレイン
電極用金属膜とを順次堆積した後に、加熱処理によって
前記オーミックコンタクト層に含まれているn型不純物
をi型の半導体層に熱拡散させるものであり、前記ソー
ス、ドレイン電極用金属膜とその下のオーミックコンタ
クト層をソース、ドレイン電極の形状にパターニングす
る前に前記加熱処理を行なえば、前記半導体層のソース
、ドレイン電極の下の部分およびソース。In addition, the method for manufacturing a thin film transistor of the present invention includes depositing an i-type semiconductor as a semiconductor layer, and then sequentially depositing an ohmic contact layer made of an n-type semiconductor and metal films for source and drain electrodes. , the n-type impurity contained in the ohmic contact layer is thermally diffused into the i-type semiconductor layer by heat treatment, and the metal film for source and drain electrodes and the ohmic contact layer thereunder are used as source and drain electrodes. If the heat treatment is performed before patterning into the shape of the semiconductor layer, the portions under the source and drain electrodes of the semiconductor layer and the source.
ドレイン電極間のチャンネル領域全域にオーミックコン
タクト層に含まれているn型不純物を拡散することがで
きるから、この製造方法によれば、前記本発明の薄膜l
・ランジスタを容易に製造することができる。According to this manufacturing method, the n-type impurity contained in the ohmic contact layer can be diffused throughout the channel region between the drain electrodes.
- A transistor can be manufactured easily.
以下、本発明の一実施例を第1図〜第4図を参照して説
明する。Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1 to 4.
第1図は本実施例の薄膜トランジスタの断面図である。FIG. 1 is a cross-sectional view of the thin film transistor of this example.
この薄膜トランジスタは、ガラス等からなる基板1]の
上に形成されたゲート電極12と、このゲート電極12
の上に形成されたゲート絶縁膜]3と、このゲート絶縁
膜13の上に形成された)1′導体層14と、この″I
4導体層14の両側部の上にオーミックコンタクト層1
5を介して形成されたソース電極16およびドレイン電
極17とからなっている。なお、前記ゲート絶縁膜13
は、シリコン原子Sj と窒素原子Nとの組成比Sj/
Nが化学量論比に近い窒化シリコン(SiN)で形成さ
れている。また、前記オーミックコンタクト層15は、
n型半導体、例えば燐(P)等のn型不純物をドープし
たn型のアモルファス・シリコンまたはポリ・シリコン
(n+−5j )で形成されており、前記半導体層]4
は、i型のアモルファス・シリコンまたはポリ・シリコ
ン(iSi)からなる1型半導体に、微量のn型不純物
を拡散させた、n型の度合が極めて少ないn型シリコン
(n−−3j)層とされている。この半導体層14に拡
散されたn型不純物は、前記オーミックコンタクト層(
n型半導体層)15に含まれているn型不純物(燐等)
であり、このn型不純物の拡散量は、半導体層14がl
型半導体としての機能を失わない程度の極く僅かな量と
されている。This thin film transistor includes a gate electrode 12 formed on a substrate 1 made of glass or the like;
1' conductor layer 14 formed on this gate insulating film 13, and this "I" conductor layer 14,
4 Ohmic contact layer 1 on both sides of conductor layer 14
The source electrode 16 and the drain electrode 17 are formed through the electrode 5. Note that the gate insulating film 13
is the composition ratio Sj/of silicon atoms Sj and nitrogen atoms N
It is made of silicon nitride (SiN) in which N has a near stoichiometric ratio. Further, the ohmic contact layer 15 is
The semiconductor layer is formed of an n-type semiconductor, for example, n-type amorphous silicon or polysilicon (n+-5j) doped with an n-type impurity such as phosphorus (P), and the semiconductor layer]4
is a type 1 semiconductor made of i-type amorphous silicon or polysilicon (iSi) with a trace amount of n-type impurity diffused into an n-type silicon (n−-3j) layer with an extremely low concentration of n-type. has been done. The n-type impurity diffused into this semiconductor layer 14 is contained in the ohmic contact layer (
n-type impurities (phosphorus, etc.) contained in the n-type semiconductor layer) 15
The amount of diffusion of this n-type impurity is such that the semiconductor layer 14 is
The amount is said to be extremely small enough to not lose its function as a type semiconductor.
このように、半導体層14に、そのチャンネル領域を含
む全域にわたって微量のn型不純物を拡散しているのは
、この薄膜トランジスタのVG−1、特性をヒステリシ
ス性のない特性とするためてあり、半導体層14に微量
のn型不純物を拡散すると、薄膜トランジスタの■6−
ID特性が、第3図に示すようなヒステリシス性のほと
んどない特性となる。The reason why a small amount of n-type impurity is diffused into the semiconductor layer 14 over the entire area including its channel region is to make the VG-1 characteristic of this thin film transistor free from hysteresis. When a small amount of n-type impurity is diffused into the layer 14, the thin film transistor ■6-
The ID characteristic has almost no hysteresis as shown in FIG.
なお、第3図に示したV6−1.特性は、第5図に示し
た従来の薄膜トランジスタのv6−ID特性の測定と同
じ条件(ゲート絶縁膜13の膜厚2000人、ドレイン
電圧VD=10v1ソース電圧V5−OV、ゲート電圧
V。=+40V〜40V)でソース、ドレイン電極16
.17間に流れる電流値を測定した値であり、前記実施
例の薄膜トランジスタのV、−Iゎ特性は、この測定条
件において、ヒステリシス幅Wが約0.5vの極く僅か
なヒステリシス性を示すだけである。In addition, V6-1. shown in FIG. The characteristics were measured under the same conditions as those for measuring the v6-ID characteristics of the conventional thin film transistor shown in FIG. ~40V) to the source and drain electrodes 16
.. 17, and the V, -I characteristics of the thin film transistor of the above example exhibit only slight hysteresis with a hysteresis width W of approximately 0.5 V under these measurement conditions. It is.
このように、半導体層14に微量のn型不純物を拡散さ
せるとV。−■、特性のヒステリシス性が小さくなるの
は、i型の半導体層14にn型不純物を拡散させると、
この半導体層14のバンドギャップが小さくなって、半
導体層14のバンドギャップと、ゲート絶縁膜13のバ
ンドギャップとの差(バリアハイド)が大きくなり、そ
のため、半導体層14とゲート絶縁膜13との間の電荷
の注入効果がほとんどなくなって、ヒステリシス性が小
さくなるためと考えられる。When a small amount of n-type impurity is diffused into the semiconductor layer 14 in this way, V. - ■ The hysteresis of the characteristics becomes smaller when n-type impurities are diffused into the i-type semiconductor layer 14.
The bandgap of this semiconductor layer 14 becomes smaller, and the difference (barrier hide) between the bandgap of the semiconductor layer 14 and the bandgap of the gate insulating film 13 becomes large, and therefore, the difference between the bandgap of the semiconductor layer 14 and the bandgap of the gate insulating film 13 becomes large. This is thought to be because the effect of charge injection between the two is almost eliminated, and the hysteresis is reduced.
第2図は前記薄膜トランジスタの製造方法を工程順に示
しており、この薄膜トランジスタは次のような工程で製
造される。FIG. 2 shows the method for manufacturing the thin film transistor in the order of steps, and this thin film transistor is manufactured through the following steps.
まず、第2図(a)示すように、基板11−上にクロム
(Cr )等の金属膜を堆積し、この金属膜をパターニ
ングしてゲート電極12を形成した後、前記基板11−
上に、窒化シリコンからなるゲート絶縁膜13を堆積さ
せ、さらにその上に、l型半導体からなる半導体層14
と、n型半導体からなるオーミックコンタクト層15と
、ソース、ドレイン電極16.17となるクロム等のソ
ース、ドレイン電極用金属膜Aとを順次堆積する。First, as shown in FIG. 2(a), a metal film such as chromium (Cr) is deposited on the substrate 11-, and this metal film is patterned to form the gate electrode 12.
A gate insulating film 13 made of silicon nitride is deposited thereon, and a semiconductor layer 14 made of an l-type semiconductor is further deposited thereon.
Then, an ohmic contact layer 15 made of an n-type semiconductor and a metal film A for source and drain electrodes, such as chromium, which will become the source and drain electrodes 16 and 17 are deposited one after another.
次に、第2図(b)に示すように、前記ゲート絶縁膜1
3と半導体層14とオーミックコンタクト層15とソー
ス、ドレイン電極用金属膜Aとの積層膜を、フォトリン
グラフィ法によりトランジスタ素子形状にパターニング
する。Next, as shown in FIG. 2(b), the gate insulating film 1
A laminated film of 3, the semiconductor layer 14, the ohmic contact layer 15, and the metal film A for source and drain electrodes is patterned into the shape of a transistor element by photolithography.
次に、第2図(c)に示すように、基板11全体を前記
半導体層14およびオーミックコンタクト層15の堆積
温度より高い温度で加熱処理し、前記半導体層]4にそ
の」二のオーミックコンタクト層(n型半導体層)15
に含まれているn型不純物を熱拡散する。この加熱処理
における加熱温度は、オーミックコンタクト層15から
半導体層14へのn型不純物の拡散が極く僅かに生じる
程度に制御して行なう。このように、半導体層14に微
量のn型不純物を拡散させると、この半導体装置
層14が、図に点模様を施して示すように、n型の度合
が極めて少ないn型半導体となる。この場合、前記ソー
ス、ドレイン電極用金属膜Aとその下のオーミックコン
タクト層15は、その外形をトランジスタ素子形状にパ
ターニングされているだけで半導体層14の表面全域に
残されているため、半導体層]4には、ソース、ドレイ
ン電極16.17の下の部分およびソース、ドレイン電
極16.17間のチャンネル領域を含む全域にわたって
n型不純物が拡散される。Next, as shown in FIG. 2(c), the entire substrate 11 is heat-treated at a temperature higher than the deposition temperature of the semiconductor layer 14 and the ohmic contact layer 15, and the second ohmic contact is applied to the semiconductor layer 4. Layer (n-type semiconductor layer) 15
thermally diffuses the n-type impurity contained in the The heating temperature in this heat treatment is controlled to such an extent that diffusion of the n-type impurity from the ohmic contact layer 15 into the semiconductor layer 14 occurs only slightly. When a small amount of n-type impurity is diffused into the semiconductor layer 14 in this way, the semiconductor device layer 14 becomes an n-type semiconductor with a very low degree of n-type, as shown by the dotted pattern in the figure. In this case, the metal film A for the source and drain electrodes and the ohmic contact layer 15 thereunder are left over the entire surface of the semiconductor layer 14 with only their outer shape patterned into the shape of a transistor element. ]4, n-type impurities are diffused over the entire area including the portion below the source and drain electrodes 16.17 and the channel region between the source and drain electrodes 16.17.
この後は、第2図(d)に示すように、ソース。After this, as shown in FIG. 2(d), source.
ドレイン電極用金属膜Aとその下のオーミックコンタク
ト層]5をフォトリソグラフィ法によりパターニングし
てソース、ドレイン電極16.17を形成し、薄膜トラ
ンジスタを完成する。The metal film A for drain electrode and the ohmic contact layer thereunder] 5 are patterned by photolithography to form source and drain electrodes 16 and 17, thereby completing a thin film transistor.
すなわち、前記実施例の薄膜トランジスタは、その半導
体層14に微量のn型不純物を拡散させることによって
、VG−ID特性のヒステリシス性を小さくしたもので
あり、この薄膜トランジスタによれば、V6−ID特性
のヒステリシス性を十分に小さくして良好なスイッチン
グ動作を行なわぜることかできる。That is, in the thin film transistor of the above embodiment, the hysteresis of the VG-ID characteristic is reduced by diffusing a small amount of n-type impurity into the semiconductor layer 14. According to this thin film transistor, the hysteresis of the V6-ID characteristic is reduced. Hysteresis can be made sufficiently small to perform good switching operations.
また、前記実施例の薄膜トランジスタの製造方法は、半
導体層14としてi型半導体を堆積させ、その上にn型
半導体からなるオーミックコンタクト層15とソース、
ドレイン電極用金属膜Aとを順次堆積した後に、加熱処
理によって前記オーミックコンタクト層15に含まれて
いるn型不純物をi型の半導体層14に熱拡散させるも
のであり、前記ソース、ドレイン電極用金属膜Aとその
下のオーミックコンタクト層15をソース、ドレイン電
極16.17の形状にパターニングする前に前記加熱処
理を行なえば、前記半導体層14のソース、ドレイン電
極1.6.17の下の部分およびソース、ドレイン電極
16.17間のチャンネル領域全域にオーミックコンタ
クト層15に含まれているn型不純物を拡散することが
できるから、この製造方法によれば、前記薄膜トランジ
スタを容易に製造することができる。In addition, the method for manufacturing the thin film transistor of the embodiment described above includes depositing an i-type semiconductor as the semiconductor layer 14, and depositing an ohmic contact layer 15 made of an n-type semiconductor thereon, and a source layer and a source layer.
After sequentially depositing the metal film A for the drain electrode, the n-type impurity contained in the ohmic contact layer 15 is thermally diffused into the i-type semiconductor layer 14 by heat treatment. If the heat treatment is performed before patterning the metal film A and the ohmic contact layer 15 thereunder into the shape of the source and drain electrodes 16.17, the areas under the source and drain electrodes 16.17 of the semiconductor layer 14 will be Since the n-type impurity contained in the ohmic contact layer 15 can be diffused throughout the channel region between the source and drain electrodes 16 and 17, this manufacturing method makes it easy to manufacture the thin film transistor. I can do it.
本発明の薄膜トランジスタは、その半導体層に微量のn
型不純物を拡散させるたちのであるから、v6−ID特
性のヒステリシス性を十分に小さくして良好なスイッチ
ング動作を行なわせることができる。The thin film transistor of the present invention has a trace amount of n in its semiconductor layer.
Since type impurities are diffused, the hysteresis of the v6-ID characteristic can be made sufficiently small to allow good switching operation.
また、本発明の薄膜トランジスタの製造方法は、半導体
層としてi型半導体を堆積させ、その上にn型半導体か
らなるオーミックコンタクト層とソース ドレイン電極
用金属膜とを順次堆積した後に、加熱処理によって前記
オーミックコンタクト層に含まれているn型不純物をi
型の半導体層に熱拡散させるものであるから、前記本発
明の薄膜トランジスタを容易に製造することができる。Further, in the method for manufacturing a thin film transistor of the present invention, an i-type semiconductor is deposited as a semiconductor layer, an ohmic contact layer made of an n-type semiconductor and a metal film for source and drain electrodes are sequentially deposited thereon, and then the The n-type impurity contained in the ohmic contact layer is
Since heat is diffused into the semiconductor layer of the mold, the thin film transistor of the present invention can be easily manufactured.
第1図〜第3図は本発明の一実施例を示したもので、第
1図は薄膜トランジスタナソ号の断面図、第2図は薄膜
トランジスタナソ呼の製造工程図、第3図は薄膜トラン
ジスタのVG−ID特性図である。第4図および第5図
は従来の薄膜トランジスタの断面図およびそのV6−I
。特性図である。
11・・・基板、]2・・・ゲート電極、]3・・・ゲ
ート絶縁膜、]4・・・半導体層、15・・・オーミッ
クコンタクト層、16・・・ソース電極、17・・・ド
レイン電極、A・・・ソース、ドレイン電極用金属膜。Figures 1 to 3 show an embodiment of the present invention. Figure 1 is a sectional view of a thin film transistor Naso, Figure 2 is a manufacturing process diagram of a thin film transistor Naso, and Figure 3 is a VG of a thin film transistor. - ID characteristic diagram. 4 and 5 are cross-sectional views of a conventional thin film transistor and its V6-I
. It is a characteristic diagram. DESCRIPTION OF SYMBOLS 11... Substrate, ]2... Gate electrode, ]3... Gate insulating film, ]4... Semiconductor layer, 15... Ohmic contact layer, 16... Source electrode, 17... Drain electrode, A...metal film for source and drain electrodes.
Claims (2)
型半導体からなるオーミックコンタクト層と、ソース、
ドレイン電極とを積層した薄膜トランジスタにおいて、
前記半導体層に、微量のn型不純物を拡散させたことを
特徴とする薄膜トランジスタ。(1) Gate electrode, gate insulating film, semiconductor layer, n
an ohmic contact layer consisting of a type semiconductor, a source,
In a thin film transistor in which a drain electrode is laminated,
A thin film transistor characterized in that a trace amount of n-type impurity is diffused into the semiconductor layer.
形成した前記基板上に、ゲート絶縁膜と、i型半導体か
らなる半導体層と、n型半導体からなるオーミックコン
タクト層と、ソース、ドレイン電極用金属膜とを順次堆
積した後、加熱処理により前記半導体層にその上のオー
ミックコンタクト層に含まれているn型不純物を熱拡散
させ、この加熱処理後に前記ソース、ドレイン電極用金
属膜とその下のオーミックコンタクト層とをソース電極
およびドレイン電極の形状にパターニングすることを特
徴とする薄膜トランジスタの製造方法。(2) A gate electrode is formed on a substrate, and a gate insulating film, a semiconductor layer made of an i-type semiconductor, an ohmic contact layer made of an n-type semiconductor, a source, a drain, etc. are formed on the substrate on which the gate electrode is formed. After sequentially depositing the metal films for the electrodes, the n-type impurity contained in the ohmic contact layer thereon is thermally diffused into the semiconductor layer by heat treatment, and after this heat treatment, the metal films for the source and drain electrodes are deposited. A method for manufacturing a thin film transistor, comprising patterning an ohmic contact layer thereunder into the shape of a source electrode and a drain electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12931990A JP2934874B2 (en) | 1990-05-21 | 1990-05-21 | Method for manufacturing thin film transistor |
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|---|---|
| JPH0425178A true JPH0425178A (en) | 1992-01-28 |
| JP2934874B2 JP2934874B2 (en) | 1999-08-16 |
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ID=15006639
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| JP12931990A Expired - Lifetime JP2934874B2 (en) | 1990-05-21 | 1990-05-21 | Method for manufacturing thin film transistor |
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1990
- 1990-05-21 JP JP12931990A patent/JP2934874B2/en not_active Expired - Lifetime
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|---|---|
| JP2934874B2 (en) | 1999-08-16 |
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