JPH0434685B2 - - Google Patents
Info
- Publication number
- JPH0434685B2 JPH0434685B2 JP58203246A JP20324683A JPH0434685B2 JP H0434685 B2 JPH0434685 B2 JP H0434685B2 JP 58203246 A JP58203246 A JP 58203246A JP 20324683 A JP20324683 A JP 20324683A JP H0434685 B2 JPH0434685 B2 JP H0434685B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- flip
- pulse signal
- phase pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、NC工作機等の位置検出等に用いら
れるパルスジエネレータをはじめとする種々の検
出器の出力パルスを処理する回路、詳しくはある
種のパルスパターンを数種のパルスパターンに変
換する回路に関するものである。
れるパルスジエネレータをはじめとする種々の検
出器の出力パルスを処理する回路、詳しくはある
種のパルスパターンを数種のパルスパターンに変
換する回路に関するものである。
かかる回路の従来例を第１図に示す。
第１図において１はマルチプライヤー（例えば
LS153）、２はＤフリツプフロツプ（例えば
LS377）であり、パルス入力Ｘ，Ｙをモードセレ
クト信号S1，S0で指定された形式に従つて変換
し、UP，DOWN信号を出力するよう構成されて
いる。
LS153）、２はＤフリツプフロツプ（例えば
LS377）であり、パルス入力Ｘ，Ｙをモードセレ
クト信号S1，S0で指定された形式に従つて変換
し、UP，DOWN信号を出力するよう構成されて
いる。
第２図に、その変換されるようすを示す。
例えば、(ア)に示すパルスパターンを入力する場
合、モードセレクト信号S1，S0をそれぞれ（１，
１），（１，０），（０，０）に指定した(イ)，(ウ)，
(エ)
に示すパルスパターンに変換される。
合、モードセレクト信号S1，S0をそれぞれ（１，
１），（１，０），（０，０）に指定した(イ)，(ウ)，
(エ)
に示すパルスパターンに変換される。
また、(オ)に示すパルスパターンを入力する場合
は、モードセレクト信号S1，S0を（０，１）に指
定して、(カ)に示すパルスパターンに変換される。
は、モードセレクト信号S1，S0を（０，１）に指
定して、(カ)に示すパルスパターンに変換される。
ところで、(ア)はインクリメンタル式ロータリー
エンコーダの出力パルスの例であり、２相のパル
スの位相差で、その回転方向を検知するものであ
る。
エンコーダの出力パルスの例であり、２相のパル
スの位相差で、その回転方向を検知するものであ
る。
(オ)は、磁気式変位検出器の出力パルスの例であ
り、移動方向によつて、どちらかのパルスのみが
所定の移動量ごとに“Low”になるものである。
すなわち、第１図に示した従来回路は(ア)及び(オ)の
パルスパターンをUP，DOWN信号に変換する機
能を有している。
り、移動方向によつて、どちらかのパルスのみが
所定の移動量ごとに“Low”になるものである。
すなわち、第１図に示した従来回路は(ア)及び(オ)の
パルスパターンをUP，DOWN信号に変換する機
能を有している。
ところが、パルスパターンとしては、ほかに第
３図の(キ)に示すような、回転方向に関係なく所定
の移動量ごとにイネーブル信号が“Low”にな
り、移動方向は、アツプ／ダウン信号（UP／
DOWN）の“High”又は“Low”によつて検知
する形式のものもあり、これに対応できる回路が
望まれるところである。
３図の(キ)に示すような、回転方向に関係なく所定
の移動量ごとにイネーブル信号が“Low”にな
り、移動方向は、アツプ／ダウン信号（UP／
DOWN）の“High”又は“Low”によつて検知
する形式のものもあり、これに対応できる回路が
望まれるところである。
第１図に示した従来回路では、前記(キ)に示す出
力を得ることは不可能であり、仮にNANDゲー
トその他を付加して実現しようとすれば、部品点
数が大幅に増加してしまい、実用性に欠けるとい
う欠点がある。
力を得ることは不可能であり、仮にNANDゲー
トその他を付加して実現しようとすれば、部品点
数が大幅に増加してしまい、実用性に欠けるとい
う欠点がある。
本発明は、上記欠点を解消することを目的とし
てなされたもので、部品点数を従来回路より減少
させたうえで、従来機能を満足し、かつ前記(キ)等
のパルスパターンを出力できるパルス処理回路を
提供するものである。
てなされたもので、部品点数を従来回路より減少
させたうえで、従来機能を満足し、かつ前記(キ)等
のパルスパターンを出力できるパルス処理回路を
提供するものである。
本発明の要旨となるところは、本回路をＤフリ
ツプフロツプとROMのみで構成し、本回路に入
力される検出器の出力を前記Ｄフリツプフロツプ
で前回値を１クロツク保持して、その検出器出力
の前回値と今回値及び、モードセレクト信号とで
アドレス信号を合成し、そのアドレス信号を
ROMに入力することにより、あらかじめROM
に記憶させておいたデータを所定の出力信号とし
て読み出すところにある。
ツプフロツプとROMのみで構成し、本回路に入
力される検出器の出力を前記Ｄフリツプフロツプ
で前回値を１クロツク保持して、その検出器出力
の前回値と今回値及び、モードセレクト信号とで
アドレス信号を合成し、そのアドレス信号を
ROMに入力することにより、あらかじめROM
に記憶させておいたデータを所定の出力信号とし
て読み出すところにある。
本発明の具体的実施例を第４図に示して説明す
る。
る。
３はバイポーラROMであり、256W×4Bのよ
うな小さなROMで良い。
うな小さなROMで良い。
２は、Ｄフリツプフロツプである。Ｘ，Ｙは各
種パターンのパルス入力であり、S0〜S3はモード
セレクト信号である。セレクト信号はそのまま、
Ｘ，ＹはＤフリツプフロツプ２で１回遅らせX′，
Y′とし、それを再度Ｄフリツプフロツプ２で１
回遅らせX″，Y″としてROM３に入力される。
種パターンのパルス入力であり、S0〜S3はモード
セレクト信号である。セレクト信号はそのまま、
Ｘ，ＹはＤフリツプフロツプ２で１回遅らせX′，
Y′とし、それを再度Ｄフリツプフロツプ２で１
回遅らせX″，Y″としてROM３に入力される。
つまり（Y″，X″，Y′，X′，S0，S1，S2，S3）
の８ビツト信号がROM３のアドレスA0〜A7信号
となる。
の８ビツト信号がROM３のアドレスA0〜A7信号
となる。
さてここでは、第３図の(ア)に示したパルスパタ
ーンを処理する場合を第５図に示して説明する。
ーンを処理する場合を第５図に示して説明する。
入力される２相パルスはＤフリツプフロツプに
よつて１回（１クロツクパルスCP）遅れて、X′，
Y′に示す波形になつたものとする。すると、X″，
Y″はさらに１回遅れて図示するような波形にな
る。
よつて１回（１クロツクパルスCP）遅れて、X′，
Y′に示す波形になつたものとする。すると、X″，
Y″はさらに１回遅れて図示するような波形にな
る。
このときの所定のセレクト信号S0〜S3は、説明
を簡単にするため、（０，０，０，０）とする。
を簡単にするため、（０，０，０，０）とする。
すると、ROM３に入力されるアドレス信号A0
〜A7は、第５図に示すように“0H”，“0H”，…
…、“8H”，“AH”，……となる。
〜A7は、第５図に示すように“0H”，“0H”，…
…、“8H”，“AH”，……となる。
ROM３はそれぞれのアドレスに記憶されてい
るデータをアクセスして読み出すことになるが、
このときあらかじめアドレス“0H”にはデータ
“4H”、アドレス“8H”にはデータ“AH”、アド
レス“AH”にはデータ“4H”（以下略）をとい
うふうに記憶させておけば、第５図に示すような
出力信号D0〜D3が得られる。
るデータをアクセスして読み出すことになるが、
このときあらかじめアドレス“0H”にはデータ
“4H”、アドレス“8H”にはデータ“AH”、アド
レス“AH”にはデータ“4H”（以下略）をとい
うふうに記憶させておけば、第５図に示すような
出力信号D0〜D3が得られる。
これはとりもなおさず、前述の(イ)や(キ)に示した
パルスパターンとなる。
パルスパターンとなる。
このときのアドレスとデータの関係を状態図と
して第６図に示す。二重丸は通常の所であり、丸
は入力パルスが立ち上がる所であり、丸内の数字
がアドレス、丸外の数字がデータである。実線矢
印が正転方向、点線矢印が逆転方向を示す。
して第６図に示す。二重丸は通常の所であり、丸
は入力パルスが立ち上がる所であり、丸内の数字
がアドレス、丸外の数字がデータである。実線矢
印が正転方向、点線矢印が逆転方向を示す。
前述したようにアドレスが00H→08H→0AH→
……と変化すれば、データが4H→AH→4H→…
…となることがわかる。
……と変化すれば、データが4H→AH→4H→…
…となることがわかる。
以上より、ROM３にあらかじめ書き込んでお
くデータを変えれば、種々の出力を得ることがで
きることは明らかであろう。
くデータを変えれば、種々の出力を得ることがで
きることは明らかであろう。
例えば、第２図の(エ)に示したもののように(イ)の
出力の４分１の出力を得ようとすれば、正転に関
しては第６図のアドレス，，を4Hにすれ
ばよい。すなわち、モードセレクト信号S3〜S0を
例えば（１，０，０，０）とすれば、アドレス
80H，88A，8AH……に対応するデータを書き込
んでおけば良いのである。
出力の４分１の出力を得ようとすれば、正転に関
しては第６図のアドレス，，を4Hにすれ
ばよい。すなわち、モードセレクト信号S3〜S0を
例えば（１，０，０，０）とすれば、アドレス
80H，88A，8AH……に対応するデータを書き込
んでおけば良いのである。
つまり、アドレス信号の上位４桁はモードセレ
クト信号で指定されるので、（０，０，０，０）
から（１，１，１，１）まで、７種のデータ群を
出力できることになる。
クト信号で指定されるので、（０，０，０，０）
から（１，１，１，１）まで、７種のデータ群を
出力できることになる。
よつて本回路は、次の変換が可能である。
（） （Ａ／B2相）→（UP，DOWN）
（） （Ａ／B2相）→（UP／DOWN，Ｅ）
（） （UP，DOWN）→（UP／DOWN，
Ｅ） （） （UP／DOWN，Ｅ）→（UP，
DOWN） さらに、現在知られていないパルスパターンも
出力可能である。
Ｅ） （） （UP／DOWN，Ｅ）→（UP，
DOWN） さらに、現在知られていないパルスパターンも
出力可能である。
以上述べたように、本発明によれば、きわめて
少ない部品点数で、ある種のパルスパターンを数
種のパルスパターンに変換できるので、多機能な
パルス処理回路をコンパクトに実現できる。
少ない部品点数で、ある種のパルスパターンを数
種のパルスパターンに変換できるので、多機能な
パルス処理回路をコンパクトに実現できる。
第１図は、従来例、第２図は従来例の入出力パ
ルス例、第３図は従来のパルスパターン、第４図
は本発明の具体的実施例、第５図は本発明の入出
力パルス例、第６図は本発明を説明する状態図で
ある。 １：マルチプライヤー、２：Ｄフリツプフロツ
プ、３：パイポーラROM。
ルス例、第３図は従来のパルスパターン、第４図
は本発明の具体的実施例、第５図は本発明の入出
力パルス例、第６図は本発明を説明する状態図で
ある。 １：マルチプライヤー、２：Ｄフリツプフロツ
プ、３：パイポーラROM。
Claims (1)
- 【特許請求の範囲】 １ パルスジエネレータの出力である２相パルス
を予め設定した複数の他の形式のパルスパターン
のうちの指定する一つの形式に変換するパルス処
理回路であつて、 ＤフリツプフロツプとROMを備え、前記パル
スジエネレータの２相パルス信号を前記Ｄフリツ
プフロツプに入力して１クロツク遅れの前記２相
パルス信号を得るとともに、その１クロツク遅れ
の前記２相パルス信号を再度前記Ｄフリツプフロ
ツプの他端子に入力し、２クロツク遅れの前記２
相パルス信号を得て、前記１クロツク遅れの前記
２相パルス信号、前記２クロツク遅れの前記２相
パルス信号、及び変換形式を指定して入力するモ
ードセレクト信号とでアドレス信号を合成し、そ
のアドレス信号を前記ROMに入力することによ
り、あらかじめ前記ROMに書き込んでおいた所
定のデータを前記アドレス信号に従つて読み出す
ことにより、前記パルスジエネレータの２相パル
ス信号を他の形式のパルス信号に変換することを
特徴とするパルス処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203246A JPS6094526A (ja) | 1983-10-28 | 1983-10-28 | パルス処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203246A JPS6094526A (ja) | 1983-10-28 | 1983-10-28 | パルス処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094526A JPS6094526A (ja) | 1985-05-27 |
| JPH0434685B2 true JPH0434685B2 (ja) | 1992-06-08 |
Family
ID=16470851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203246A Granted JPS6094526A (ja) | 1983-10-28 | 1983-10-28 | パルス処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094526A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643827A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Pulse detecting circuit |
-
1983
- 1983-10-28 JP JP58203246A patent/JPS6094526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6094526A (ja) | 1985-05-27 |
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