JPH0435820B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、モード判別装置に関し、特にたと
えばデイジタル信号で入力される複数のモード信
号に基づいてモードを判別するモード判別装置に
関する。

従来のモード判別回路は、複数個のデイジタル
信号モード出力を個別に積分してＤタイプフリツ
プフロツプによつて判別していた。そのため、モ
ードの数が多数になると、それに応じてフリツプ
フロツプも多数使用しなければならず、回路が複
雑かつ高価になつてしまう。また、このようなモ
ード判別回路では、複数個のデイジタル信号モー
ド出力が誤つて入力されたとき、どのモードへ移
行するかわからないという欠点があつた。さら
に、このようなモード判別回路をたとえばVTR
のテープ走行スピードのモード判別回路として用
いた場合次のような欠点があつた。すなわち、上
述のモード判別回路では、デイジタル信号モード
出力が或るモードから他のモードへ切換わつたと
き、判別出力も即座に応答して或るモードから他
のモードへ切換わる。そのため、VTRのテープ
走行スピードは急激に変化する。したがつて、テ
ープ切れや伸びが生じたり、テープ走行機構に過
度の負担が生じたりする。

それゆえに、この発明の主たる目的は、上述の
ような欠点をすべて解消し得るモード判別装置を
提供することである。

この発明は、要約すれば、直流電源の出力を積
分する１つの積分回路を設け、この積分回路の抵
抗値を各モード出力に応じて段階的に切換え、そ
れぞれが各モード出力に対応する所定の基準電圧
を有しこの基準電圧と積分回路の出力とを比較す
る複数の比較手段を設け、その比較手段の出力を
モード判別出力として取出すようにしたものであ
る。

この発明の上述の目的およびその他の目的と特
徴は、図面を参照して行なう以下の詳細な説明か
ら一層明らかとなろう。

第１図はこの発明の一実施例を示す回路図であ
る。構成において、入力端子１ａ，１ｂ…１ｎに
は、デイジタル信号によるモード出力が与えられ
る。これら入力端子１ａ，１ｂ…１ｎは、それぞ
れ、トランジスタ２ａ，２ｂ…２ｎの各ベースに
接続される。トランジスタ２ａないし２ｎのうち
所定のもののコレクタには、直流電源１３から駆
動のための電圧が印加される。そして、それらの
トランジスタのエミツタは抵抗３ａ，３ｂ…を介
して積分用のコンデンサ６の一端に接続される。
上述の所定のもののトランジスタ以外のトランジ
スタは、そのエミツタが接地され、そのコレクタ
が抵抗（たとえば３ｎ）を介してコンデンサ６の
一端に接続される。抵抗３ａないし３ｎとコンデ
ンサ６との接続点は、抵抗４を介して直流電源１
３に接続されるとともに、抵抗５を介して接地さ
れる。これら抵抗３ａないし３ｎ，４および５
は、直流電源１３の分圧回路を構成しており、か
つコンデンサ６と協働して積分回路を構成してい
る。さらに詳細には、入力端子１ａないし１ｎに
与えられるデイジタル信号モード出力に応じてト
ランジスタ２ａないし２ｎのオンオフが制御さ
れ、それに応じて上述の分圧回路の分圧比が変化
する。なお、抵抗４および５の抵抗値はほぼ等し
く選ばれる。したがつて、トランジスタ２ａない
し２ｎがすべてオフのとき、直流電源１３は抵抗
４および５のみによつて分圧され、コンデンサ６
には直流電源１３の電源電圧のほぼ半分の電圧が
与えられる。

上述の積分回路の出力すなわちコンデンサ６の
一端は、抵抗７ａ，７ｂ…７ｎの一端に接続され
る。これら抵抗７ａ，７ｂ…７ｎの他端は、それ
ぞれ、比較器８ａ，８ｂ…８ｎを構成する一方の
トランジスタのベースに接続される。これら比較
器８ａ，８ｂ…８ｎを構成する他方のトランジス
タのベースには、それぞれ、抵抗１０ａ，１０ｂ
…１０ｎを介して所定の基準電圧が与えられる。
この基準電圧は直流電源１３に直列に接続された
抵抗１１ａ，１１ｂ，１１ｃ…１１ｎ，１１₀と
抵抗１０ａないし１０ｎとによつて構成される分
圧回路から得られる。また、比較器８ａ，８ｂ…
８ｎには、それぞれ、直流電源１３との間に定電
流源９ａ，９ｂ…９ｎが介挿される。これら定電
流源９ａないし９ｎは、電源電圧の変動や外部か
らのノイズなどによる比較器８ａないし８ｎの誤
動作を防止するためのものである。各比較器８
ａ，８ｂ…８ｎの比較出力（比較結果）は、それ
ぞれ、出力端子１２ａ，１２ｂ…１２ｎに与えら
れる。

第２図はコンデンサ６を含む積分回路の各モー
ドにおける出力電圧と比較器８ａないし８ｎに与
えられる各基準電圧との関係を示す図である。
今、入力端子１ａにモード出力が与えられたとす
ると、トランジスタ２ａがオンし、抵抗４に抵抗
３ａが並列に接続される。したがつて、積分端子
１４の電圧は、直流電源１３が抵抗３ａ，４およ
び５で分圧されたものとなる。このときの積分端
子１４の電圧をVaとする。次に、入力端子１ｂ
にモード出力が与えられると、抵抗４に抵抗３ｂ
が並列接続され、積分端子１４の電圧は直流電源
１３が抵抗３ｂ，４および５で分圧されたものと
なる。このときの積分端子１４の電圧をVbとす
る。以下、入力端子１ｃ（図示せず）…１ｎにモ
ード出力が与えられるに応じて、積分端子１４の
電圧はVc…Vnと変化する。ここで、抵抗３ａな
いし３ｎの値を適当に選べば、第２図に示すよう
に、電圧Vaから電圧Vnまでを等電位間隔にする
ことができる。なお、いずれの入力端子にもモー
ド出力が与えられないときは、前述のように、抵
抗４および５で分圧回路が構成され、積分端子１
４の電圧は直流電源１３のほぼ半分の電圧（V0）
となる。なお、抵抗３ａないし３ｎは、抵抗４に
並列に接続されるものと、抵抗５に並列に接続さ
れるものとがある。抵抗４にいずれかの抵抗が並
列接続されると、そのときの積分端子１４の電圧
はV0よりも大きいものとなる。逆に、抵抗５に
並列にいずれかの抵抗が接続されると、そのとき
の積分端子１４の電圧は電圧V0よりも小さいも
のとなる。したがつて、電圧V0は電圧Vaから
Vnまでのいずれかの間に位置することになるが、
抵抗３ａないし３ｎの抵抗値が適当に選ばれ、上
述の等電位間隔の関係が崩れないようにされる。
すなわち、電圧Vaから電圧V0までは等電位間隔
で変化し、同様に電圧V0からVnまでも等電位間
隔で変化する。

一方、比較器８ａないし８ｎには、第２図に点
線で示すような基準電圧が与えられる。すなわ
ち、比較器８ａには、電圧Vaと電圧Vbとの中間
の電圧（Va＋Vb）／２が基準電圧として与えら
れ、比較器８ｂには基準電圧（Vb＋Vc）／２が
与えられ、以下同様にして比較器８ｎには基準電
圧Vn／２が与えられる。このような基準を電圧
を発生するために、抵抗１０ａないし１０ｎおよ
び抵抗１１ａないし１１₀の抵抗値が選ばれる。

動作において、まず入力端子１ａにモード出力
が与えられた場合を説明する。この場合、トラン
ジスタ２ａがオンされ、応じて抵抗４に抵抗３ａ
が並列接続される。したがつて、前述のように、
コンデンサ６を含む積分回路の出力電圧はVaと
なる。この電圧Vaは比較器８ａないし８ｎに与
えられている基準電圧のうち最も高い基準電圧
（Va＋Vb）／２よりも高いため、いずれの出力
端子１２ａないし１２ｎにも出力が現われない。

次に、出力端子１ｂにモード出力が与えられる
と、抵抗４に抵抗３ｂが並列接続され、積分回路
の出力電圧はVbとなる。この電圧Vbは、第２図
に示すように、比較器８ａに与えられる基準電圧
よりも低いため、比較器８ａはそのことを検出す
る。したがつて、出力端子１２ａにのみ出力が現
われる。以下同様にして、入力端子１ｎにモード
出力が与えられると、積分回路の出力はVnとな
り、全出力端子１２ａないし１２ｎに出力が現わ
れる。これら出力端子１２ａないし１２ｎから得
られる出力は用途に応じて、簡単な論理回路で処
理することが可能である。

次に、入力端子１ａないし１ｎのいずれかに誤
つたモード出力が与えられた場合を説明する。こ
の場合、もしモード出力の誤り時間が短時間であ
れば、コンデンサ６を含む積分回路の積分効果に
よりその誤りは後段には伝達されない。なぜなら
ば、積分回路に或るモードに対応する入力電圧が
与えられても、その時定数で決定される所定時間
遅れた後に出力電圧が入力電圧と等しくなるから
である。

また、誤つたモード出力が入力される態様とし
て、同時に２以上のモード出力が与えられる場合
がある。しかし、上述の実施例では、デイジタル
信号で与えられるモード出力をそのモードに応じ
た直流電圧のレベルに一旦変換してその変換した
直流電圧のレベルに基づいてモードの判別を行な
うようにしているため、同時に２以上のモード出
力が入力されても、いずれか１つのモードとして
判別される。

次に、入力端子１ａないし１ｎに与えられるモ
ード出力が或るモードから他のモードへ移行した
場合を説明する。この場合、モードの移行がいず
れのモード間で行なわれても、コンデンサ６を含
む積分回路の出力はその積分効果によつて移行前
のモードから移行後のモードへ滑かに変化する。
すなわち、移行前のモードから順次隣り合うモー
ドへ変化していき移行後のモードへと落着く。こ
れに対し、従来のモード判別回路は、各モード出
力が個別に判別されるため、その判別出力もモー
ド出力の移行に応じて急激に変化してしまう。

第３図はこの発明の他の実施例を示す回路図で
ある。この第３図の実施例は３つのモードが判別
可能なように構成されている。すなわち、第１の
モード出力が与えられる入力端子１ａと第２モー
ド出力が与えられる入力端子１ｂとが設けられ
る。そして、このモード判別装置はこれら第１お
よび第２のモード出力に対応する第１および第２
のモードを判別するとともに、いずれの入力端子
１ａおよび１ｂにもモード出力が与えられていな
いときを第３のモードとして判別する。

なお、この第３図では、第１図と類似する機能
を有する部分には、第１図と同様の参照番号を付
している。

まず、入力端子１ａに第１のモード出力が与え
られると、トランジスタ２１ａがオフ、トランジ
スタ２３ａがオン、トランジスタ２７ａがオン、
トランジスタ２８ａがオンとなる。したがつて、
積分端子１４の電位は直流電源１３の電圧を抵抗
４，５および３ａで分圧した値V1となる。一方、
入力端子１ｂに第２のモード出力が与えられる
と、トランジスタ２１ｂがオフ、トランジスタ３
３ｂがオンとなり、積分端子１４の電位は直流電
源１３の電圧を抵抗４，５および３ｂで分圧した
値V2となる。次に、入力端子１および２のいず
れにもモード出力が与えられていないときは、ト
ランジスタ２８ａおよび３３ｂはともにオフとな
つており、積分端子１４の電位は直流電源１３の
電圧を抵抗４および５で分圧した値V0となる。
比較器８ａおよび８ｂには、それぞれ基準電圧
（V1＋V0）／２および（V0＋V2）／２が与えら
れる。そのために、抵抗１０ａ，１０ｂ，１１
ａ，１１ｂおよび１１ｃの各抵抗値が適当な値に
選ばれる。積分回路の出力がV1のときはいずれ
の基準電圧よりも大きいため、出力端子１２ａお
よび１２ｂのいずれからも出力は得られない。積
分回路の出力がV0のときは比較器８ａのみが基
準電圧よりも低いことを検出し、出力端子１２ａ
にのみ出力が得られる。積分回路の出力がV2の
ときは比較器８ａおよび８ｂのいずれの基準電圧
よりも小さいため、出力端子１２ａおよび１２ｂ
から出力が得られる。したがつて、出力端子１２
ａおよび１２ｂから得られる出力を適当な論理回
路で処理すればモードの切換えが行なえる。

なお、第３図の実施例も第１図と同様の効果を
奏する。すなわち、積分回路の時定数内のモード
出力の誤入力は比較器８ａおよび８ｂに伝達され
ない。また、同時に第１および第２のモード出力
が与えられても、モードの判別不能となることは
ない。さらに、積分回路の出力がV2からV1へ移
行する場合やV1からV2へ移行する場合であつて
も、必ずV0のレベルを通過するため、モードの
変化が急激に行なわれず滑らかになる。すなわ
ち、第１のモードから第２のモードあるいは第２
のモードから第１のモードに移行する場合であつ
ても、モードの判別は第１のモード→第３のモー
ド→第２のモードあるいは第２のモード→第３の
モード→第１のモードと段階的に行なわれる。た
とえば、第３図のモード判別回路をVHS方式の
VTRに用い、第１のモードをSPモード（テープ
速度33.35mm／ｓ）とし、第３のモードをLPモー
ド（テープ速度16.68mm／ｓ）とし、第２のモー
ドをEPモード（テープ速度11.12mm／ｓ）とした
場合、キヤプスタンの急速な速度変化が阻止さ
れ、テープやキヤプスタンモータに対する過渡負
荷の軽減が図られる。なお、以上のSP、LP、
EPモードのデジタル検知は通常CTL信号区間の
キヤプスタンFG信号数で検知される。

さらに、第１図および第３図の実施例では、以
下に述べるような効果がある。すなわち、複数の
モードの判別に対し、積分用コンデンサは１個設
ければよいため、回路の集積化が容易となる。な
ぜならば、特に半導体で具現しにくいコンデンサ
５を集積回路の外付部品としても、コンデンサが
１個であるため端子１ピンの追加だけで済み、効
率のよい集積回路化ができるからである。これに
対し、従来のモード判別回路はモード出力の数に
対応する積分用コンデンサが必要であり、集積化
が困難である。

以上のように、この発明によれば、デイジタル
信号による複数のモード出力に応じて積分回路の
抵抗値を段階的に切換えることにより、モードの
変化を直流電圧のレベルに変換し、その直流電圧
のレベルを複数個の比較手段で比較して判別出力
を得るようにしたので、モードの移行が段階的か
つ滑らかに行なわれる。したがつて、VTRなど
の各種電子機器に応用した場合テープや機器を傷
めることがない。また、複数のモード出力が同時
に入力された場合であつても従来のように判別不
能となることはない。

さらに、１つの積分回路を設ければよいため、
回路の集積化が容易となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図であ
る。第２図は積分回路の出力と比較器の基準電圧
との関係を示す図である。第３図はこの発明の他
の実施例を示す回路図である。 図において、１ａないし１ｎは入力端子、２ａ
ないし２ｎはトランジスタ、３ａないし３ｎ，４
および５は積分回路用分圧抵抗、６は積分コンデ
ンサ、８ａないし８ｎは比較器、１０ａないし１
０ｎおよび１１ａないし１１₀は基準電圧用分圧
抵抗、１３は直流電源を示す。

Claims (1)

1. 【特許請求の範囲】 １ デジタル信号による複数のモード信号をそれ
   ぞれ受ける複数の入力端子と、 電源電位に接続された抵抗手段と前記抵抗手段
   を介して前記電源電位に接続された容量手段とを
   備えた積分回路手段と、 各々が予め定められた互いに異なつた抵抗値を
   有し、かつ前記抵抗手段に接続された複数の抵抗
   素子と、 前記電源電位と前記複数の抵抗素子との間にそ
   れぞれ接続され、前記複数の入力端子に与えられ
   るモード信号に応答して選択的にオンする複数の
   スイツチング手段とを含み、 前記積分回路手段は、前記抵抗手段と選択的に
   オンしたスイツチング手段に接続された抵抗素子
   との合成抵抗によつて決まる電圧を出力し、 予め定められた複数の基準電圧を発生する基準
   電圧発生手段と、 前記複数の基準電圧がそれぞれ与えられ、前記
   積分回路手段の出力電圧と与えられた基準電圧と
   をそれぞれ比較する複数の比較手段とを含む、モ
   ード判別装置。