JPH0446501B2

JPH0446501B2 -

Info

Publication number: JPH0446501B2
Application number: JP7093785A
Authority: JP
Inventors: Makoto Onozawa; Hitoshi Maekawa; Michitaka Oosawa; Kunio Ando
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-05
Filing date: 1985-04-05
Publication date: 1992-07-30
Also published as: JPS61230574A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、高精細デイスプレイ等の高速大出力
の水平偏向回路に関する。

〔発明の背景〕

水平偏向回路の出力トランジスタのように高速
スイツチングを行うための従来技術として、特開
昭53−13021号公報に示されるように、バイポー
ラトランジスタ等のスイツチング素子とパワー
MOSFET等のスイツチング速度の速い素子を並
列に接続した方法が知られている。この回路の特
徴は、ターンオン時間を短くする高速スイツチン
グ動作を可能にしている点にある。

しかしながら、この回路では、水平偏向回路の
出力トランジスタのスイツチング性能として必要
なターンオフ時間を短くすることはできない。し
たがつて、この回路を高速大出力の水平偏向回路
の出力回路に用いても、スイツチング損失を低減
することができない。

以下、従来の水平偏向回路を高速大出力で動作
させた場合に生じる問題点を具体的に述べる。

第３図は、従来の水平偏向回路を示す図であ
る。この回路は、水平同期信号入力端子１７、水
平発振回路１６、水平偏向ドライブ１５、ドライ
ブパルス入力端子１、バイポーラトランジスタ
２、共振コンデンサ９、ダンパダイオード１０、
水平偏向コイル１１、Ｓ字コンデンサ１２、チヨ
ークコイル１３、電源１４より構成されている。
この図に示したように、出力トランジスタとして
バイポーラトランジスタ２を用いて、水平偏向周
波数130kHz、水平偏向出力電流22Aの高速大出力
水平偏向動作を行つた場合には、上記バイポーラ
トランジスタ２でのスイツチング損失が問題とな
る。第６図ａに第３図に示した回路におけるバイ
ポーラトランジスタ２のコレクタ電流I_C、コレク
タ電圧V_Cの波形を示し、第６図ｂにバイポーラ
トランジスタ２のコレクタ損失P_Cの波形を示す。

上記スイツチング損失は、バイポーラトランジ
スタ２の下降時間におけるコレクタ電流I_Cとコレ
クタ電圧V_Cとの積で求まり、水平偏向周波数の
３乗に比例し、下降時間の２乗に比例している。
つまり、水平偏向周波数を_H、下降時間をtとす
ると、バイポーラトランジスタ２のスイツチング
損失P_Sは、 P_S＝ｋ・_H ³・t² と表わせる。ここでｋは、偏向電力指数、走査線
率（水平走査期間／水平周期）によつて定まる定
数である。

上記した高速大出力の水平偏向動作を、下降時
間t≒200ns程度の高速スイツチングトランジス
タを用いて行つた場合のスイツチング損失を計算
すると約22.5Wと求まる。この値は、水平偏向周
波数15.7kHzの通常の水平偏向回路における出力
トランジスタのスイツチング損失と比較して、
100倍以上も大きい計算になる。

また、このスイツチング損失を低減するため、
スイツチング速度を30ns以下にすることが可能な
パワーMOSFETを出力トランジスタとして用い
た場合のスイツチング損失を、水平偏向周波数
130kHz、水平偏向出力電流22Aについて計算する
と、約0.5Wと求まり、バイポーラトランジスタ
に比べ非常に小さくなる。しかしながら、高耐圧
パワーMOSFETは、バイポーラトランジスタに
比べオン抵抗が大きいという欠点がある。現時点
において、水平偏向回路の出力トランジスタとし
て使用できる耐圧1200V程度のパワーMOSFET
のオン抵抗は、最低でも3Ω程度となる。このオ
ン抵抗が約3ΩのパワーMOSFETを上記した水平
偏向周波数130kHz、水平偏向出力電流22Aで動作
させた場合、パワーMOSFETのオン期間での損
失を、ドレイン電流の三角波近似で計算すると約
60Wとなり、バイポーラトランジスタのスイツチ
ング損失の約３倍にも相当する。そこで、これま
では従来技術の応用としてパワーMOSFETを多
石並列接続し、等価的なオン抵抗を下げることに
より、上記の水平偏向動作を実現している。しか
しながら、オン抵抗による損失を10W程度に下
げ、出力トランジスタとして実用化を可能にする
ためには、パワーMOSFETの並列数を６石まで
増さなければならず、これは、従来の水平偏向回
路に比べ回路規模が非常に大きくなるという問題
がある。

〔発明の目的〕

本発明の目的は、高速大出力の水平偏向回路に
おいて問題となる出力トランジスタの損失を低減
することにある。

〔発明の概要〕

本発明では、上記の目的を達成するために、オ
ン抵抗の低いバイポーラトランジスタとスイツチ
ング速度の速いパワーMOSFETの両者の長所を
生かすことにより、出力トランジスタの損失を低
減している。具体的には、バイポーラトランジス
タとパワーMOSFETの両者を出力トランジスタ
として並列に用い、両者ともオンの期間ではオン
抵抗の低いバイポーラトランジスタに大部分の電
流を流しておく。そして、出力トランジスタをタ
ーンオフする時には、まずバイポーラトランジス
タを先にオフさせる。すると、それまでバイポー
ラトランジスタに流れていたコレクタ電流が減少
し、パワーMOSFETのドレイン電流が増加す
る。つぎに、バイポーラトランジスタのコレクタ
電流が十分減少し、大部分の電流がパワー
MOSFETに集中してからパワーMOSFETを、
下降時間30ns以下の高速スイツチング性能に基づ
きオフさせる。以上の動作を行うことにより、バ
イポーラトランジスタでのスイツチング損失と、
パワーMOSFETのオン抵抗による損失の両者を
低減している。

〔発明の実施例〕

以下、本発明の実施例を図を用いて説明する。
なお、各図において同じ動きをするものには、同
じ番号をつけて表わす。

第１図は、本発明の第１の実施例を示す回路の
回路図であり、第２図は、第１図中の点線部４７
の具体的回路図を示している。第１図に示した水
平偏向回路は、第３図に示した従来の水平偏向回
路と比較して、トランス３、トランス３′、パワ
ーMOSFET７、ダイオード８、遅延回路２４、
ドライブ回路２３、位相差検出回路２５、ドライ
ブ電圧調整回路２６を設けた点が異つている。

以下、この回路の動作を説明する。この回路で
は、バイポーラトランジスタ２のコレクタ電流I_C
とパワーMOSFET７のドレイン電流I_Dの変化を、
トランス３、トランス３′により電圧の変化とし
て検出している。そして、位相差検出回路２５に
より上記コレクタ電流I_Cと上記ドレイン電流I_Dの
立ち下りのタイミングのずれを検出し、このタイ
ミングのずれに応答して、ドライブ電圧調整回路
２６によりバイポーラトランジスタ２のドライブ
パルスの立ち下り開始時刻を調整している。この
動作を実現するための具体的な回路は、第２図に
示したようになつている。この回路では、トラン
ス３、トランス３′の２次側で生じる電圧を端子
２７および端子２８より入力して、トランジスタ
３０およびトランジスタ３１により反転し増幅し
ている。そして、シユミツトトリガ回路を備えた
インバータ３２，３３により矩形波に整形してい
る。そして、ORゲート３４，３５により、イン
バータ３２，３３の出力と、端子２９より入力さ
れた水平発振パルスのORをとることにより、
ORゲート３４，３５の出力として、立ち上りが
等しく、立ち下りが異なる矩形波が得られる。こ
こで、ORゲート３４の出力電圧の立ち下りは、
パワーMOSFET７のドレイン電流I_Dの立ち下り
と対応しており、ORゲート３５の出力電圧の立
ち下りは、バイポーラトランジスタ２のコレクタ
電流I_Cの立ち下りと対応している。そして、OR
ゲート３４，３５の出力電圧の差分を、差動増幅
器３６により増幅し、積分器３７により積分す
る。そして、積分器３７の出力はトランジスタ４
３によりインピーダンス変換された後、コンパレ
ータ４４に入力されている。

一方、端子２９より入力された水平発振パルス
は、トランジスタ３８により反転増幅され、抵抗
３９およびコンデンサ４０により積分される。こ
こで、ダイオード３９′はコンデンサ４０の放電
を速くする働きをしており、この働きにより電圧
V₃₉の立ち下りを高速にしている。よつて、バイ
ポーラトランジスタのターンオンのタイミングを
常に一定とし、バイポーラトランジスタ２の安定
動作のために重要な働きをしている。そして、電
圧V₃₉はトランジスタ４１で反転増幅され、トラ
ンジスタ４２でインピーダンス変換された後、コ
ンパレータ４４に入力されている。コンパレータ
４４では、トランジスタ４２のエミツタ電圧とト
ランジスタ４３のエミツタ電圧を比較して、ドラ
イブトランジスタ４２のベース電圧を作り出して
いる。そして、このベース電圧によつて、ドライ
ブトランジスタ４５、ドライブトランス４６が動
作し、バイポーラトランジスタ２がドライブされ
る。この際、コンパレータ４４の出力電圧の立ち
下り開始時刻は、トランジスタ４３のエミツタ電
圧によつて制御される。つまり、バイポーラトラ
ンジスタ２のコレクタ電流I_Cの立ち下りとパワー
MOSFET７のドレイン電流I_Dの立ち下りのタイ
ミングの違いによつて、バイポーラトランジスタ
２のドライブパルスの立ち下り開始時刻が制御で
きる。具体的には、上記コレクタ電流I_Cの立ち下
りに対して、上記ドレイン電流I_Dの立ち下りが早
ければ、コレクタ電流I_Cの立ち下りが早くなるよ
うに、バイポーラトランジスタ２のドライブパル
スの立ち下り開始時刻を進ませる。逆に、コレク
タ電流I_Cの立ち下りに対して、ドレイン電流I_Dの
立ち下りが遅ければ、コレクタ電流I_Cの立ち下り
が遅くなるように、バイポーラトランジスタ２の
ドライブパルスの立ち下り開始時刻を遅らせる。
このようなドライブパルスの立ち下り開始時刻の
制御を行うことによつて、コレクタ電流I_Cとドレ
イン電流I_Cの立ち下りのタイミングの差を最適な
値に収束させ、自動的にバイポーラトランジスタ
２とパワーMOSFET７で生じる総合損失を最小
にしている。

ただし、端子２９より入力される水平発振パル
スを、トランジスタ３８で増幅して、抵抗３９、
コンデンサ４０で積分する際、時間遅れが生じ
る。このため、コンパレータ４４から出力される
矩形波は、水平発振パルスより必ず位相が遅れて
いることになる。このため、もしパワー
MOSFET７を水平発振パルスと同位相のドライ
ブパルスでドライブする場合、パワーMOSFET
７のドレイン電流I_Dの立ち下りに対して、バイポ
ーラトランジスタ２のコレクタ電流I_Cの立ち下り
を早めることができない。そこで、第１図に示し
た水平偏向回路では、水平発振回路１６とパワー
MOSFET７のドライブ回路２３の間に、遅延回
路２４を設け、上記の問題を解決している。

以上説明した、第１図および第２図の回路に関
し、コレクタ電流I_Cの立ち下りがドレイン電流I_D
の立ち下りより若干早い場合における各部の波形
を第７図Ａ，Ｂ，Ｃに示す。

第７図において、ａは水平発振回路１６の出力
信号V₁₆，V₁₆′波形、ｂは遅延回路２４の出力信
号V₂₄波形、ｃはパワーMOSFETのゲートドラ
イブ信号V₂₃波形、ｄはドライブ電圧調整回路２
６の出力信号V₂₆波形、ｅはバイポーラトランジ
スタ２のベースドライブ信号V₁波形、ｆはパワ
ーMOSFET７のドレイン電流I_D波形、ｇはバイ
ポーラトランジスタ２のコレクタ電流I_C波形、ｈ
はドレイン電流I_Dとコレクタ電流I_Cの合成電流I_CD
を示す。ｉ，ｊ，ｈ，ｌ，ｍはドライブ電圧調整
回路２６における各部の信号波形で、ｉは端子２
９より入力される信号V₁₆をトランジスタ３８に
より反転増幅して得られる信号V₃₈波形、ｊは信
号V₃₈を抵抗３９、コンデンサ４０により積分し
て得られる信号V₃₉波形、ｈは信号V₃₉をトラン
ジスタ４１により反転増幅して得られる信号V₄₁
波形、ｌはコンパレータ４４の入力信号V₄₂，
V₄₃波形を示す。ｎ，ｏ，ｐ，ｑ，ｒ，ｓ，ｔ，
ｕは位相差検出回路２５における各部の信号波形
で、ｎは、端子２７より入力される信号V₂₇をト
ランジスタ３０により反転増幅して得られる信号
V₃₀波形、ｏは端子２８より入力される信号V₂₈
をトランジスタ３１により反転増幅して得られる
信号V₃₁波形、ｐはインバータ３２の出力信号
V₃₂波形、ｑはインバータ３３の出力信号V₃₃波
形、ｒはORゲート３４の出力信号V₃₄波形、ｓ
はORゲート３５の出力信号V₃₅波形、ｔは差動
増幅器３６の出力信号V₃₆波形、ｕは積分器３７
の出力信号V₃₇波形を示す。

第１図に示した本発明の第１の実施例を用いた
場合の特徴は、バイポーラトランジスタの蓄積時
間の温度に対する変動を消去できる点にある。つ
まり、コレクタ電流I_Cの蓄積時間が長くなり、コ
レクタ電流I_Cの立ち下りのタイミングが遅れた場
合でも、その遅れた時間だけバイポーラトランジ
スタ２のドライブパルスの立ち下り開始時刻を進
めるように、自動的に制御がかかる。このため、
バイポーラトランジスタ２のコレクタ電流I_Cとパ
ワーMOSFET７のドレイン電流I_D合成電流I_CD波
形の立ち下りのタイミングは不動となる。これ
は、パワーMOSFET７のドレイン電流I_Dの蓄積
時間が非常に短く、蓄積時間の温度に対する変動
を無視できるというパワーMOSFETの特徴を利
用している。

第６図ｃに第１図に示した水平偏向回路を、水
平偏向周波数130kHz、水平偏向出力電流２２Ａ
で動作させた場合の、バイポーラトランジスタ２
のコレクタ電流I_C、コレクタ電圧V_C、パワー
MOSFET７のドレイン電流I_D、ドレイン電圧
V_D、および上記コレクタ電流I_Cと上記ドレイン電
流I_Dとの合成電流I_CDの各波形を示す。この第６図
ｃに示したように、第１図に示した本発明による
水平偏向回路を動作させた場合、出力トランジス
タであるバイポーラトランジスタ２、パワー
MOSFET７がオン期間（第６図中のt₁まで）で
は、大部分の電流がオン抵抗の低いバイポーラト
ランジスタ２に集中している。そして、バイポー
ラトランジスタ２のコレクタ電流I_Cが立ち下がり
始めてから、パワーMOSFET７が立ち下がり始
めるまでの期間（第６図中のt₁〜t₂）において
は、コレクタ電流I_Cが減少すと同時に、ドレイン
電流I_Dが増加する。このため、コレクタ電流I_Cと
ドレイン電流I_Dの合成電流I_CDは、増加し続ける。
また、この時のドレイン電圧V_Dは、パワー
MOSFET７のオン抵抗（≒3Ω）により生じるオ
ン電圧となり、コレクタ電圧V_Cは、この時のド
レイン電圧V_Dにダイオード８のオン電圧（約
1V）を加算した値になる。つぎに、ドレイン電
流I_Dが立ち下り始めてから、ドレイン電流I_Dが流
れなくなるまでの期間（第６図中のt₂〜t₃）にお
いては、電流がパワーMOSFET７に集中してい
る。このため、この期間での損失は、パワー
MOSFET７のスイツチング損失のみとなり、こ
の損失値は前述した高速スイツチング性能によ
り、極めて小さくなる。第６図ｄに、上記したバ
イポーラトランジスタ２、パワーMOSFET７に
生じる損失P_C，P_D、および、両者の総合損失P_CD
の各波形を示す。この図と第６図ｂのバイポーラ
トランジスタ２のみを出力トランジスタとした水
平偏向回路の損失P_Cと比較すると、第１図に示
した本発明による水平偏向回路における出力トラ
ンジスタの総合損失P_CDの方が少なくなつている
ことがわかる。

以上の水平偏向動作の結果、バイポーラトラン
ジスタ２の飽和電圧による損失は、飽和電圧を
2V（一定）とし、コレクタ電流I_Cを三角波で近似
して計算すると約4.1Wとなる。また、バイポー
ラトランジスタ２のコレクタ電流I_Cの下降時間t
（≒200ns）においては、コレクタ電圧V_Cが、パ
ワーMOSFET７のオン抵抗（≒3Ω）によるオン
電圧とダイオード８のオン電圧の合計となるた
め、バイポーラトランジスタ２のスイツチング損
失は約1.7Wとなる。一方、パワーMOSFET７の
オン抵抗による損失は、バイポーラトランジスタ
２がオンの期間では非常に小さい（約0.1W）が、
バイポーラトランジスタ２のコレクタ電流I_Cの下
降時間においては、パワーMOSFET７に大きな
電流が流れ込むため、この期間に生じる損失は約
3.2Wになる。また、パワーMOSFET７がターン
オフする時に生じるスイツチング損失は、前記し
たように約0.5Wとなる。ゆえに、バイポーラト
ランジスタ２とパワーMOSFET７の総合損失は
約10Wとなり、パワーMOSFETを６石並列で用
いた場合と同程度となる。なお、バイポーラトラ
ンジスタ２のコレクタ電流I_Cの下降時間t（≒
200ns）においては、パワーMOSFET７のオン
抵抗により水平リニアリテイが極端に悪化するこ
とが予想される。しかしながら、200ns程度の短
い期間に対しては、水平帰線期間を200ns程度短
くすればよく、これは実用上それほど問題のない
レベルである。

第４図は、本発明の第２の実施例を示す回路の
回路図である。この回路は、第１図に示した本発
明の第１の実施例と比較して、ドレイン電流およ
びコレクタ電流の検出に0.1Ω程度の抵抗４，
４′を用いた点が異つている。この場合、第１の
実施例で述べた電流検出手段としてトランス３，
３′を用いた場合に比べて、回路規模が縮小でき
るという効果がある。

第５図は、本発明の第３の実施例を示す回路の
回路図である。この回路では、もともとオン抵抗
が大きいパワーMOSFET７のドレイン電流は
0.1Ω程度の抵抗４′により検出し、オン抵抗が小
さいバイポーラトランジスタ２のコレクタ電流I_C
の変化をトランス３で検出している。よつて、こ
の第３の実施例による水平偏向回路では、検出抵
抗での損失を第２の実施例による水平偏向回路
（第４図参照）より小さくし、回路規模を第１の
実施例による水平偏向回路（第１図参照）より小
さくできる効果がある。

〔発明の効果〕

本発明によれば、高速大出力の水平偏向回路に
おいて問題となる出力トランジスタの損失を、バ
イポーラトランジスタとパワーMOSFETの並列
接続により低減している。具体的には、出力トラ
ンジスタのオン期間においては、オン抵抗の小さ
なバイポーラトランジスタに主な電流を流し、出
力トランジスタがオンからオフになる下降時間に
おいては、スイツチング速度の速いパワー
MOSFETに主な電流を流すように両者をドライ
ブしている。このため、バイポーラトランジスタ
でのスイツチング損失とパワーMOSFETのオン
抵抗による損失を同時に低減できる。この結果、
出力トランジスタであるバイポーラトランジスタ
とパワーMOSFETの総合損失は、両者をそれぞ
れ単独で用いた場合の損失と比較して、半分以下
にできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路の回
路図、第２図は第１図中の点線部４７の具体的回
路を示す回路図、第３図は従来の水平偏向回路の
回路図、第４図は本発明の第２の実施例を示す回
路の回路図、第５図は本発明の第３の実施例を示
す回路の回路図、第６図は従来の水平偏向回路お
よび本発明の水平偏向回路の動作を説明するため
の波形図、第７図Ａ，Ｂ，Ｃは本発明の第１の実
施例を示す回路における各部の波形を示す波形図
である。２…バイポーラトランジスタ、３，３′…トラ
ンス、４，４′…抵抗、７…パワーMOSFET、
１５…ドライブ回路、１６…水平発振回路、２３
…ドライブ回路、２４…遅延回路、２５…位相差
検出回路、２６…ドライブ電圧調整回路、３０，
３１，３８，４１，４２，４３，４５…トランジ
スタ、３２，３３…インバータ、３４，３５…
ORゲート、３６…差動増幅器、３７…積分器、
３９…抵抗、３９′…ダイオード、４０…コンデ
ンサ、４４…コンパレータ、４６…ドライブトラ
ンス。

Claims

【特許請求の範囲】１水平発振回路と、水平発振回路に接続された
水平偏向ドライブ回路と、水平偏向ドライブ回路
に接続された水平偏向出力回路を備えた水平偏向
回路において、前記水平偏向出力回路は、バイポ
ーラトランジスタと、前記バイポーラトランジス
タのコレクタにドレインを接続されたパワー
MOSFETと、前記バイポーラトランジスタに接
続され前記バイポーラトランジスタのコレクタ電
流を検出する第１の電流検出手段と、前記パワー
MOSFETに接続され前記パワーMOSFETのド
レイン電流を検出する第２の電流検出手段と、第
１の電流検出手段および第２の電流検出手段に接
続され前記コレクタ電流と前記ドレイン電流の位
相差を検出する位相差検出回路と、前記位相差検
出回路の出力に応答して前記バイポーラトランジ
スタのドライブパルスの立ち下り開始時刻を調整
するドライブ電圧調整回路を備えていることを特
徴とする水平偏向回路。２特許請求の範囲第１項に記載の水平偏向回路
において、前記バイポーラトランジスタのコレク
タと前記パワーMOSFETのドレインがダイオー
ドを介して接続されていることを特徴とする水平
偏向回路。３特許請求の範囲第１項ないし第２項に記載の
水平偏向回路において、前記第１の電流検出手段
および前記第２の電流検出手段はトランスによつ
て構成されていることを特徴とする水平偏向回
路。４特許請求の範囲第１項ないし第２項に記載の
水平偏向回路において、前記第１の電流検出手段
および前記第２の電流検出手段は抵抗によつて構
成されていることを特徴とする水平偏向回路。