JPH045272B2 - - Google Patents
Info
- Publication number
- JPH045272B2 JPH045272B2 JP5771285A JP5771285A JPH045272B2 JP H045272 B2 JPH045272 B2 JP H045272B2 JP 5771285 A JP5771285 A JP 5771285A JP 5771285 A JP5771285 A JP 5771285A JP H045272 B2 JPH045272 B2 JP H045272B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- transistor
- light
- insulating layer
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、EPROMなどのように、パツケー
ジに内装されたチツプに光があたる半導体装置の
改良に関する。
ジに内装されたチツプに光があたる半導体装置の
改良に関する。
集積回路（IC）のパツケージに設けられる外
部導出端子の数は、パツケージの小型化その他の
面から、少ない方がよい。この外部導出端子の数
を減少させる手段は色々と考えられているが、そ
の１つに第１図に示すような回路がある。この回
路は、同一出願人により特願昭54−23204号に開
示されるものに対応しているが、一応説明をして
おく。
部導出端子の数は、パツケージの小型化その他の
面から、少ない方がよい。この外部導出端子の数
を減少させる手段は色々と考えられているが、そ
の１つに第１図に示すような回路がある。この回
路は、同一出願人により特願昭54−23204号に開
示されるものに対応しているが、一応説明をして
おく。
端子１０は、エンハンスメント型MOSトラン
ジスタＴ１０のドレイン・ゲートに接続される。
トランジスタＴ１０のソースは、ノードＡに接続
される。ノードＡは、デプレツシヨン型MOSト
ランジスタＴ１１のソース・ドレイン間を介し
て、電位Vcに接続される。ノードＡはまた、デ
プレツシヨン型MOSトランジスタＴ１２のドレ
イン・ソース間を介して、ノードＤに接続され
る。トランジスタＴ１２のゲートはノードＤに接
続される。ノードＤはさらに、エンハンスメント
型MOSトランジスタＴ１３のドレイン・ソース
間を介して電位Vsに接続される。この電位Vsは、
通常、半導体基板（サブストレート）の電位、た
とえばゼロである。
ジスタＴ１０のドレイン・ゲートに接続される。
トランジスタＴ１０のソースは、ノードＡに接続
される。ノードＡは、デプレツシヨン型MOSト
ランジスタＴ１１のソース・ドレイン間を介し
て、電位Vcに接続される。ノードＡはまた、デ
プレツシヨン型MOSトランジスタＴ１２のドレ
イン・ソース間を介して、ノードＤに接続され
る。トランジスタＴ１２のゲートはノードＤに接
続される。ノードＤはさらに、エンハンスメント
型MOSトランジスタＴ１３のドレイン・ソース
間を介して電位Vsに接続される。この電位Vsは、
通常、半導体基板（サブストレート）の電位、た
とえばゼロである。
端子１０が０〜Vcレベルの信号を扱かうと
きは、トランジスタＴ１１のゲート端Ｂはロジツ
ク“１”すなわち電位Vc（たとえば5V）となつて
いる。このとき、ノードＡの電位をVcとみなし、
トランジスタＴ１０のゲート・スレシホルド電圧
をVth10とする。すると、＜Vc＋Vth10のとき
は、トランジスタＴ１０はカツトオフし、ノード
Ａは端子１０から電気的に切離される。この場
合、ノードＤには、トランジスタＴ１３のゲート
端Ｃのロジツクレベルに応じて、０またはVcの
電位を有する信号が生じる。
きは、トランジスタＴ１１のゲート端Ｂはロジツ
ク“１”すなわち電位Vc（たとえば5V）となつて
いる。このとき、ノードＡの電位をVcとみなし、
トランジスタＴ１０のゲート・スレシホルド電圧
をVth10とする。すると、＜Vc＋Vth10のとき
は、トランジスタＴ１０はカツトオフし、ノード
Ａは端子１０から電気的に切離される。この場
合、ノードＤには、トランジスタＴ１３のゲート
端Ｃのロジツクレベルに応じて、０またはVcの
電位を有する信号が生じる。
端子１０が信号Vpを扱かうときは、ゲート端
Ｂがロジツク“０”となる。ここで、トランジス
タＴ１１のゲート・スレシホルド電圧をVth11′ゲ
ート端Ｂの電圧をVGBとしたときに、次式； Vp−Vth10VGB−Vth11 VcVGB−Vth11 が満足されると、トランジスタＴ１１がカツトオ
フする。すると、トランジスタＴ１３のゲート端
Ｃがロジツク“０”のときはノードＤの電位が
Vp−Vth10となり、ゲート端Ｃがロジツク“１”
のときはノードＤの電位が０となる。
Ｂがロジツク“０”となる。ここで、トランジス
タＴ１１のゲート・スレシホルド電圧をVth11′ゲ
ート端Ｂの電圧をVGBとしたときに、次式； Vp−Vth10VGB−Vth11 VcVGB−Vth11 が満足されると、トランジスタＴ１１がカツトオ
フする。すると、トランジスタＴ１３のゲート端
Ｃがロジツク“０”のときはノードＤの電位が
Vp−Vth10となり、ゲート端Ｃがロジツク“１”
のときはノードＤの電位が０となる。
第１図の回路では、ノードＡと端子１０との間
の電位差に応じて、トランジスタＴ１０がオン／
オフされる。このオン／オフによつて、端子１０
を２種類の信号Vp，を扱かう端子として利用
することができる。
の電位差に応じて、トランジスタＴ１０がオン／
オフされる。このオン／オフによつて、端子１０
を２種類の信号Vp，を扱かう端子として利用
することができる。
端子１０を信号用の端子として用いるとき
は、トランジスタＴ１０がオフとなる。そのた
め、たとえば端子１０に接続される他回路のフア
ンアウトがノードＡ側の回路電流によつて減少さ
れることはない。通常、MOSICでは、信号入力
回路の電流上限すなわち電流能力は±10μA程度
である。したがつて、トランジスタＴ１０がオフ
しているときに、端子１０からノードＡへ、ある
いはノードＡから端子１０へ流れるリーク電流
は、上記電流能力よりも十分に小さいことが望ま
れる。トランジスタＴ１０のオフが完全であれ
ば、上記リーク電流は問題とはならない。しかし
ながら、トランジスタＴ１０のＰ−Ｎ接合に光が
入射すると、上記リーク電流は無視し得ない大き
さとなる場合が生じる。
は、トランジスタＴ１０がオフとなる。そのた
め、たとえば端子１０に接続される他回路のフア
ンアウトがノードＡ側の回路電流によつて減少さ
れることはない。通常、MOSICでは、信号入力
回路の電流上限すなわち電流能力は±10μA程度
である。したがつて、トランジスタＴ１０がオフ
しているときに、端子１０からノードＡへ、ある
いはノードＡから端子１０へ流れるリーク電流
は、上記電流能力よりも十分に小さいことが望ま
れる。トランジスタＴ１０のオフが完全であれ
ば、上記リーク電流は問題とはならない。しかし
ながら、トランジスタＴ１０のＰ−Ｎ接合に光が
入射すると、上記リーク電流は無視し得ない大き
さとなる場合が生じる。
このように、IC内部のＰ−Ｎ接合に光が入射
する可能性のある代表的な半導体装置として、紫
外線消去型のEPROM（Erasable Programable
Read−Only Memory）がある。EPROMでは、
紫外線を内部ICチツプに照射するために、ICチ
ツプ上に透光性部分すなわち窓部を有するパツケ
ージが用いられる。このようなEPROMが室内照
明などの外部光から遮光されずに使用されると、
トランジスタＴ１０を含むICチツプ内のＰ−Ｎ
接合に光があたる。すると、この光による接合リ
ーク電流（光電流）が端子１０を流れるようにな
る。
する可能性のある代表的な半導体装置として、紫
外線消去型のEPROM（Erasable Programable
Read−Only Memory）がある。EPROMでは、
紫外線を内部ICチツプに照射するために、ICチ
ツプ上に透光性部分すなわち窓部を有するパツケ
ージが用いられる。このようなEPROMが室内照
明などの外部光から遮光されずに使用されると、
トランジスタＴ１０を含むICチツプ内のＰ−Ｎ
接合に光があたる。すると、この光による接合リ
ーク電流（光電流）が端子１０を流れるようにな
る。
第２図は、上記接合リーク電流と入射光の照度
との関係を例示するグラフである。第３図は第２
図のグラフに対する測定回路を示す。第２図にお
いては、Ｐ−Ｎ接合に対する逆バイアス電圧VD
がパラメータとなつており、実線はVD＝8V、破
線はVD＝0Vを示す。第２図は受光面積1μm2あた
りのリーク電流ILを示している。したがつて、
EPROMのように実質的な受光面積が大きい半導
体装置の場合、照度が大きいときは、前記リーク
電流ILのトータルは無視し得ない大きさとなる。
たとえば、パターンレイアウトによるが、32Kビ
ツトのEPROMの場合、前記実質的な受光面積
は、およそ1.5×105μm2程度となる。この場合、
第２図からたとえば照度3000luxの場合をとつて
みると、IL４×10-11（Ａ／μm2）となるので、
トータルのリーク電流は1.5×105×４×10-11＝６
×10-6（Ａ）＝６（μA）となる。この6μAというリ
ーク電流は、前述した電流能力（±10μA）に対
して無視し得ない大きさである。すなわち、この
ようなEPROMを明るい場所で用いると、正常な
回路動作が行なわれなくなる恐れがある。
との関係を例示するグラフである。第３図は第２
図のグラフに対する測定回路を示す。第２図にお
いては、Ｐ−Ｎ接合に対する逆バイアス電圧VD
がパラメータとなつており、実線はVD＝8V、破
線はVD＝0Vを示す。第２図は受光面積1μm2あた
りのリーク電流ILを示している。したがつて、
EPROMのように実質的な受光面積が大きい半導
体装置の場合、照度が大きいときは、前記リーク
電流ILのトータルは無視し得ない大きさとなる。
たとえば、パターンレイアウトによるが、32Kビ
ツトのEPROMの場合、前記実質的な受光面積
は、およそ1.5×105μm2程度となる。この場合、
第２図からたとえば照度3000luxの場合をとつて
みると、IL４×10-11（Ａ／μm2）となるので、
トータルのリーク電流は1.5×105×４×10-11＝６
×10-6（Ａ）＝６（μA）となる。この6μAというリ
ーク電流は、前述した電流能力（±10μA）に対
して無視し得ない大きさである。すなわち、この
ようなEPROMを明るい場所で用いると、正常な
回路動作が行なわれなくなる恐れがある。
第４図は、第１図の回路をEPROMに適用した
場合の一例を部分的に示す。Vp電圧感知回路１
１は、端子１０に入力される信号がVpであるか
OEであるかを区別し、Vpを検出する回路であ
り、一種のレベルコンパレータで構成される。す
なわち、端子１０の電位がVc（5V）以下のとき、
ノードＥはロジツク“１”となり、端子１０の電
位がVp（25V）のとき、ノードＥはロジツク
“０”となる。ノードＥはゲート端Ｂ，Ｃおよび
デプレツシヨン型MOSトランジスタＴ１４1〜Ｔ
１４oのゲートに接続される。すなわち、Vp電圧
知回路１１は、端子１０の電位に応じて、トラン
ジスタＴ１１，Ｔ１３およびＴ１４1〜Ｔ１４oを
オン／オフさせる。トランジスタＴ１４1〜Ｔ１
４oは、行または列デコーダ１２1〜１２oとデコ
ーダ出力線１３1〜１３oとの間に挿入されるゲー
テイングトランジスタである。
場合の一例を部分的に示す。Vp電圧感知回路１
１は、端子１０に入力される信号がVpであるか
OEであるかを区別し、Vpを検出する回路であ
り、一種のレベルコンパレータで構成される。す
なわち、端子１０の電位がVc（5V）以下のとき、
ノードＥはロジツク“１”となり、端子１０の電
位がVp（25V）のとき、ノードＥはロジツク
“０”となる。ノードＥはゲート端Ｂ，Ｃおよび
デプレツシヨン型MOSトランジスタＴ１４1〜Ｔ
１４oのゲートに接続される。すなわち、Vp電圧
知回路１１は、端子１０の電位に応じて、トラン
ジスタＴ１１，Ｔ１３およびＴ１４1〜Ｔ１４oを
オン／オフさせる。トランジスタＴ１４1〜Ｔ１
４oは、行または列デコーダ１２1〜１２oとデコ
ーダ出力線１３1〜１３oとの間に挿入されるゲー
テイングトランジスタである。
ノードＤはエンハンスメント型MOSトランジ
スタＴ１５1〜Ｔ１５oのゲートに接続される。ト
ランジスタＴ１５1〜Ｔ１５oのドレインは全て端
子１０に接続され、ソースは、おのおのデプレツ
シヨン型MOSトランジスタＴ１６1〜Ｔ１６oを
介して、デコーダ出力線１３1〜１３oに接続され
る。このようなデコーダ出力線は、たとえば256
行16列８ビツトのメモリセルを用いる場合、行に
ついて256本、列について16本用いられる。そし
て、256＋16本のデコーダ出力線おのおのに、ト
ランジスタＴ１５のような端子１０に接続される
トランジスタが存在する。このような多数のトラ
ンジスタのＰ−Ｎ接合に光があたると、前述した
大きなリーク電流による悪影響が生じる。
スタＴ１５1〜Ｔ１５oのゲートに接続される。ト
ランジスタＴ１５1〜Ｔ１５oのドレインは全て端
子１０に接続され、ソースは、おのおのデプレツ
シヨン型MOSトランジスタＴ１６1〜Ｔ１６oを
介して、デコーダ出力線１３1〜１３oに接続され
る。このようなデコーダ出力線は、たとえば256
行16列８ビツトのメモリセルを用いる場合、行に
ついて256本、列について16本用いられる。そし
て、256＋16本のデコーダ出力線おのおのに、ト
ランジスタＴ１５のような端子１０に接続される
トランジスタが存在する。このような多数のトラ
ンジスタのＰ−Ｎ接合に光があたると、前述した
大きなリーク電流による悪影響が生じる。
第５図ａ，ｂは従来から存在する半導体基板上
の構造例を部分的に示すものである。第５図ａ
は、N+領域たとえばドレイン２１1およびソース
２１2それぞれに対するコンタクトホール２２1，
２２2上に、配線パターンすなわち導電層２３1，
２３2が配設された状態を示す。また第５図ｂは、
同図ａのａ−ａ線に沿つた断面を示す。これらの
図において、導電層２３1，２３2の幅は、ICの集
積密度を低下させないために、当業界において
は、可能な限り狭くすることが常識となつてい
る。そのため、導電層２３1，２３2それぞれが
N+型のドレイン２１1またはソース２１2とＰ型
の基板２４との間で形成されるＰ−Ｎ接合を部分
的に覆うことはあつても、ほとんどのＰ−Ｎ接合
部分は導電層２３1，２３2によつて覆われること
がない。またドレイン２１1、ソース２１2および
基板２４の大部分は、透光性の二酸化ケイ素
（SiO2）からなる絶縁層２５およびリン（Ｐ）を
含むSiO2からなる絶縁層２６とで順次被覆され
るため、たとえば上記導電層２３1，２３2がアル
ミニウム（Al）などの遮光性部材であつたとし
ても、前記Ｐ−Ｎ接合部分はほとんど遮光されな
い。すなわち基板２４の上方から、導電層２３1，
２３2を避けてきたエネルギhμの光子が入射する
と、この光子エネルギhμが充満帯（価電子帯）
電子を励起してこれらを伝導体に昇位させ、前記
光リーク電流が導電層２３1，２３2に流れてしま
う。ドレイン２１2および２１2のＮ型不純物の拡
散深さは、通常１〜3μm程度と浅いため、光子エ
ネルギhμが大きい場合は、基板２４内のＰ−Ｎ
接合部においてさえも、前記光リーク電流が発生
される。
の構造例を部分的に示すものである。第５図ａ
は、N+領域たとえばドレイン２１1およびソース
２１2それぞれに対するコンタクトホール２２1，
２２2上に、配線パターンすなわち導電層２３1，
２３2が配設された状態を示す。また第５図ｂは、
同図ａのａ−ａ線に沿つた断面を示す。これらの
図において、導電層２３1，２３2の幅は、ICの集
積密度を低下させないために、当業界において
は、可能な限り狭くすることが常識となつてい
る。そのため、導電層２３1，２３2それぞれが
N+型のドレイン２１1またはソース２１2とＰ型
の基板２４との間で形成されるＰ−Ｎ接合を部分
的に覆うことはあつても、ほとんどのＰ−Ｎ接合
部分は導電層２３1，２３2によつて覆われること
がない。またドレイン２１1、ソース２１2および
基板２４の大部分は、透光性の二酸化ケイ素
（SiO2）からなる絶縁層２５およびリン（Ｐ）を
含むSiO2からなる絶縁層２６とで順次被覆され
るため、たとえば上記導電層２３1，２３2がアル
ミニウム（Al）などの遮光性部材であつたとし
ても、前記Ｐ−Ｎ接合部分はほとんど遮光されな
い。すなわち基板２４の上方から、導電層２３1，
２３2を避けてきたエネルギhμの光子が入射する
と、この光子エネルギhμが充満帯（価電子帯）
電子を励起してこれらを伝導体に昇位させ、前記
光リーク電流が導電層２３1，２３2に流れてしま
う。ドレイン２１2および２１2のＮ型不純物の拡
散深さは、通常１〜3μm程度と浅いため、光子エ
ネルギhμが大きい場合は、基板２４内のＰ−Ｎ
接合部においてさえも、前記光リーク電流が発生
される。
以上のことから、第５図に示すような従来構造
の半導体装置では、光があたると、この光の照度
に応じて、大きなリーク電流が発生してしまう。
の半導体装置では、光があたると、この光の照度
に応じて、大きなリーク電流が発生してしまう。
この発明は上記事情にかんがみなされたもの
で、光による接合リーク電流に起因する悪影響を
防ぐことのできる半導体装置を提供することを目
的とする。
で、光による接合リーク電流に起因する悪影響を
防ぐことのできる半導体装置を提供することを目
的とする。
上記目的を達成するために、この発明に係る半
導体装置は、Ｐ−Ｎ接合が形成される半導体領域
上に遮光手段を設けている。この遮光手段によつ
て、前記Ｐ−Ｎ接合に入射する光が大幅に減少ま
たは遮断される。そのため、このＰ−Ｎ接合に光
があたることによつて生じるリーク電流は大幅に
減少される。このリーク電流の流れるＰ−Ｎ接合
が、半導体装置、たとえばEPROMの外部導出端
子を介して他回路に接続される場合、この発明は
とくに有益である。すなわち、この発明による前
記リーク電流の効果的な減少があるために、この
発明を応用したEPROMが明るい場所で使用され
ても、前記他回路が前記リーク電流による実質的
な悪影響、たとえばフアンアウトの減少、を受け
ることはない。
導体装置は、Ｐ−Ｎ接合が形成される半導体領域
上に遮光手段を設けている。この遮光手段によつ
て、前記Ｐ−Ｎ接合に入射する光が大幅に減少ま
たは遮断される。そのため、このＰ−Ｎ接合に光
があたることによつて生じるリーク電流は大幅に
減少される。このリーク電流の流れるＰ−Ｎ接合
が、半導体装置、たとえばEPROMの外部導出端
子を介して他回路に接続される場合、この発明は
とくに有益である。すなわち、この発明による前
記リーク電流の効果的な減少があるために、この
発明を応用したEPROMが明るい場所で使用され
ても、前記他回路が前記リーク電流による実質的
な悪影響、たとえばフアンアウトの減少、を受け
ることはない。
次にこの発明の実施例を説明する。説明にあた
り、重複説明を避けるために、複数の図面にわた
り同一あるいは類似部分には、同一あるいは類似
の参照符号を使用する。
り、重複説明を避けるために、複数の図面にわた
り同一あるいは類似部分には、同一あるいは類似
の参照符号を使用する。
第６図ａ〜ｃは、この発明をたとえばEPROM
に適用する場合のパツケージすなわち収納体１の
外観を示している。収納体１の上面には、エネル
ギhμを有する光子または紫外線によつてEPROM
内のメモリセルに貯えられたデータを消去するた
めに、遮光性部分すなわち窓３が設けられてい
る。またこの収納体１としては、全体が透光性を
有するパツケージを使用してもよい。
に適用する場合のパツケージすなわち収納体１の
外観を示している。収納体１の上面には、エネル
ギhμを有する光子または紫外線によつてEPROM
内のメモリセルに貯えられたデータを消去するた
めに、遮光性部分すなわち窓３が設けられてい
る。またこの収納体１としては、全体が透光性を
有するパツケージを使用してもよい。
第７図はこの発明の第１の実施例を示すもの
で、同図ａはパターン平面図、同図ｂはそのｂ−
ｂ線に沿つた断面図である。図において第１導電
型第１半導体領域たとえばＰ型の基板２４には、
第２導電型第２半導体領域たとえばN+型のドレ
イン２１1、ソース２１2それぞれが拡散形成され
る。また上記ドレイン２１1とソース２１2との間
のチヤンネル領域上には、SiO2などのゲート酸
化膜２７を介して、ポリシリコンゲート２８が形
成される。さらに上記ドレイン２１1およびソー
ス２１2の周囲には、SiO2などからなるフイール
ド酸化膜２９が形成される。そして上記フイール
ド酸化膜２９にはドレイン２１1の三方を囲こみ、
その先端が基板２４の表面に達するような溝部３
０が形成される。またこの溝部３０を除く基板２
４の表面には、SiO2からなる絶縁層２５が堆積
形成される。さらにまた上記溝部３０内および絶
縁層２５の表面にはＰを含むSiO2からなる絶縁
層２６が一定の厚みで堆積形成される。すなわ
ち、これによりその先端が基板２４の表面に達し
ない新たな溝部３１が形成される。また、ドレイ
ン２１1上にコンタクトホール２２1が作られ、こ
の上にAlなどの導電層２３1が形成される。この
ときこの導電層２３1は、ドレイン２１1と基板２
４からなるＰ−Ｎ接合上を十分に覆うとともに、
上記溝部３１を埋めるように形成される。またソ
ース２１2上にもコンタクトホール２２2が作ら
れ、この上にも導電層２３2が形成される。
で、同図ａはパターン平面図、同図ｂはそのｂ−
ｂ線に沿つた断面図である。図において第１導電
型第１半導体領域たとえばＰ型の基板２４には、
第２導電型第２半導体領域たとえばN+型のドレ
イン２１1、ソース２１2それぞれが拡散形成され
る。また上記ドレイン２１1とソース２１2との間
のチヤンネル領域上には、SiO2などのゲート酸
化膜２７を介して、ポリシリコンゲート２８が形
成される。さらに上記ドレイン２１1およびソー
ス２１2の周囲には、SiO2などからなるフイール
ド酸化膜２９が形成される。そして上記フイール
ド酸化膜２９にはドレイン２１1の三方を囲こみ、
その先端が基板２４の表面に達するような溝部３
０が形成される。またこの溝部３０を除く基板２
４の表面には、SiO2からなる絶縁層２５が堆積
形成される。さらにまた上記溝部３０内および絶
縁層２５の表面にはＰを含むSiO2からなる絶縁
層２６が一定の厚みで堆積形成される。すなわ
ち、これによりその先端が基板２４の表面に達し
ない新たな溝部３１が形成される。また、ドレイ
ン２１1上にコンタクトホール２２1が作られ、こ
の上にAlなどの導電層２３1が形成される。この
ときこの導電層２３1は、ドレイン２１1と基板２
４からなるＰ−Ｎ接合上を十分に覆うとともに、
上記溝部３１を埋めるように形成される。またソ
ース２１2上にもコンタクトホール２２2が作ら
れ、この上にも導電層２３2が形成される。
ここで上記導電層２３1，２３2が形成される過
程について説明する。まず基板２４の表面全面に
絶縁層２５を一定の厚みに堆積形成した後、第１
のコンタクトマスクを用いて絶縁層２５に溝部３
０と二つのコンタクトホール２２1，２２2を同時
形成する。次に、再び基板２４の表面全面に絶縁
層２６を一定の厚みに堆積形成し、この後第２の
コンタクトマスクを用いて上記二つのコンタクト
ホール２２1，２２2部分に堆積した絶縁層２６の
みを除去する。このとき溝部３０内には絶縁層２
６が一定の厚みで残り、これにより新たな溝部３
１が形成されている。そして次に、基板２４の表
面全面にAlを蒸着し、これをパターニングすれ
ば、第７図に示すように、ドレイン２１1と基板
２４とからなるＰ−Ｎ接合上を十分に覆うととも
に、またこのＰ−Ｎ接合をその側面三方から囲む
ように配置された導電層２３1と、ソース２１1と
の接続が計られた導電層２３2が形成される。
程について説明する。まず基板２４の表面全面に
絶縁層２５を一定の厚みに堆積形成した後、第１
のコンタクトマスクを用いて絶縁層２５に溝部３
０と二つのコンタクトホール２２1，２２2を同時
形成する。次に、再び基板２４の表面全面に絶縁
層２６を一定の厚みに堆積形成し、この後第２の
コンタクトマスクを用いて上記二つのコンタクト
ホール２２1，２２2部分に堆積した絶縁層２６の
みを除去する。このとき溝部３０内には絶縁層２
６が一定の厚みで残り、これにより新たな溝部３
１が形成されている。そして次に、基板２４の表
面全面にAlを蒸着し、これをパターニングすれ
ば、第７図に示すように、ドレイン２１1と基板
２４とからなるＰ−Ｎ接合上を十分に覆うととも
に、またこのＰ−Ｎ接合をその側面三方から囲む
ように配置された導電層２３1と、ソース２１1と
の接続が計られた導電層２３2が形成される。
ところで配線パターンと連続した導電層２３1
は、ドレイン２１1と基板２４とからなるＰ−Ｎ
接合を上面と側面三方から覆うように形成され
る。この導電層２３1は光をさえぎるため、フイ
ールド酸化膜２９および二層の絶縁層２５，２６
を介して上記Ｐ−Ｎ接合に反射によつて廻り込む
光の平均的な照度は、従来のものよりも大幅に減
少する。たとえばこの導電層２３1によつて、上
記照度が1/100に減少すれば、第２図のグラフか
ら、リーク電流ILもまたほぼ1/100に減少する。
すなわち導電層２３1は、光による接合リーク電
流を減少させるための遮光手段を構成している。
は、ドレイン２１1と基板２４とからなるＰ−Ｎ
接合を上面と側面三方から覆うように形成され
る。この導電層２３1は光をさえぎるため、フイ
ールド酸化膜２９および二層の絶縁層２５，２６
を介して上記Ｐ−Ｎ接合に反射によつて廻り込む
光の平均的な照度は、従来のものよりも大幅に減
少する。たとえばこの導電層２３1によつて、上
記照度が1/100に減少すれば、第２図のグラフか
ら、リーク電流ILもまたほぼ1/100に減少する。
すなわち導電層２３1は、光による接合リーク電
流を減少させるための遮光手段を構成している。
第８図ないし第１０図は、第７図の変形例であ
り、第８図ａはパターン平面図、同図ｂはそのｃ
−ｃ線に沿つた断面図、第９図ａはパターン平面
図、同図ｂはそのｄ−ｄ線に沿つた断面図、第１
０図ａはパターン平面図、同図ｂはそのｅ−ｅ線
に沿つた断面図である。第８図に示すものは、前
記二層目の絶縁層２６を形成せず、溝部３０を二
つのコンタクトホール２２1，２２2と同時に形成
するようにしたものである。ここでドレイン２１
１上の絶縁層２５を完全に除去するため、余分に
エツチングした分だけ溝部３０の先端がフイール
ド酸化膜２９内に入り込む。なお、この入り込み
は、溝部３０の先端が基板２４の表面に達しない
範囲で深い方が、光の廻り込みが少なくてよい。
り、第８図ａはパターン平面図、同図ｂはそのｃ
−ｃ線に沿つた断面図、第９図ａはパターン平面
図、同図ｂはそのｄ−ｄ線に沿つた断面図、第１
０図ａはパターン平面図、同図ｂはそのｅ−ｅ線
に沿つた断面図である。第８図に示すものは、前
記二層目の絶縁層２６を形成せず、溝部３０を二
つのコンタクトホール２２1，２２2と同時に形成
するようにしたものである。ここでドレイン２１
１上の絶縁層２５を完全に除去するため、余分に
エツチングした分だけ溝部３０の先端がフイール
ド酸化膜２９内に入り込む。なお、この入り込み
は、溝部３０の先端が基板２４の表面に達しない
範囲で深い方が、光の廻り込みが少なくてよい。
第９図に示すものは、ドレイン２１1を形成す
る時、同時にN+型領域２１3を形成しておき、さ
らにこの上に前記溝部３０および３１を形成し、
この溝部３１を導電層２３1で埋めるようにした
ものである。
る時、同時にN+型領域２１3を形成しておき、さ
らにこの上に前記溝部３０および３１を形成し、
この溝部３１を導電層２３1で埋めるようにした
ものである。
第１０図に示すものは、ポリシリコンゲート２
８を形成する時、同時にゲート酸化膜２７2、ポ
リシリコンゲート２８2を形成しておき、さらに
この上に溝部３０を形成し、この溝部３０を導電
層２３1で埋めるようにしたものである。
８を形成する時、同時にゲート酸化膜２７2、ポ
リシリコンゲート２８2を形成しておき、さらに
この上に溝部３０を形成し、この溝部３０を導電
層２３1で埋めるようにしたものである。
このように第７図ないし第１０図に示すものに
おいては、溝部３０あるいは３１を埋める導電層
２３1が直接基板２４に接触することがない。
おいては、溝部３０あるいは３１を埋める導電層
２３1が直接基板２４に接触することがない。
第１１図ａ，ｂはこの発明の第２の実施例を示
すもので、第１１図ａはパターン平面図、同図ｂ
はそのｆ−ｆ線に沿つた断面図である。図示する
ようにドレイン２１1上にはポリシリコン層３２
が設けられる。このポリシリコン層３２は、コン
タクトホール２２1を埋める配線パターンの一部
として用いられ、またドレイン２１1と基板２４
によつて形成されるＰ−Ｎ接合を覆うとともに、
ドレイン２１1の三方を囲むように基板２４の表
面に形成されゲート酸化膜２７3を介して設けら
れている。さらに上記ポリシリコン層３２は、上
記ゲート酸化膜２７3と連続したゲート酸化膜２
７4を介して部分的にポリシリコンゲート２８と
オーバーラツプしている。このような構造にすれ
ば、ポリシリコン層３２およびポリシリコンゲー
ト２８は光をさえぎり、また上記Ｐ−Ｎ接合の周
囲は厚みの薄いゲート酸化膜２７，２７2，２７
３，２７4で囲こまれるため、光の廻り込みは非常
に少ないものになる。
すもので、第１１図ａはパターン平面図、同図ｂ
はそのｆ−ｆ線に沿つた断面図である。図示する
ようにドレイン２１1上にはポリシリコン層３２
が設けられる。このポリシリコン層３２は、コン
タクトホール２２1を埋める配線パターンの一部
として用いられ、またドレイン２１1と基板２４
によつて形成されるＰ−Ｎ接合を覆うとともに、
ドレイン２１1の三方を囲むように基板２４の表
面に形成されゲート酸化膜２７3を介して設けら
れている。さらに上記ポリシリコン層３２は、上
記ゲート酸化膜２７3と連続したゲート酸化膜２
７4を介して部分的にポリシリコンゲート２８と
オーバーラツプしている。このような構造にすれ
ば、ポリシリコン層３２およびポリシリコンゲー
ト２８は光をさえぎり、また上記Ｐ−Ｎ接合の周
囲は厚みの薄いゲート酸化膜２７，２７2，２７
３，２７4で囲こまれるため、光の廻り込みは非常
に少ないものになる。
第１２図はこの発明の第３の実施例を示すもの
で、第１２図ａはパターン平面図、同図ｂはその
ｇ−ｇ線に沿つた断面図、同図ｂはそのｈ−ｈ線
に沿つた断面図である。ここでは絶縁層２５に、
一部を除いてその先端が基板２４の表面に達する
ような溝部３０をドレイン２１1、ソース２１2お
よびポリシリコンゲート２８を四方から囲むよう
に形成したものであり、この溝部３０を埋めると
ともにこの溝部３０で囲こまれた絶縁層２５表面
を覆うようにAlからなる導電層２３が形成され
ている。またドレイン２１1、ソース２１2からは
第１のポリシリコン層による配線３３1，３３2そ
れぞれが導出され、この両配線３３1，３３2およ
びポリシリコンゲート２８は、その先端が基板２
４に達していない部分の溝部３０の下部を通つて
外部に導出される。そして上記配線３３1，３３2
それぞれと溝部３０との交差部では、第１のポリ
シリコン層と薄い絶縁層２５を介して第２のポリ
シリコン層３４が導電層２３と接触するように形
成される。なお、これと同時に、ポリシリコンゲ
ート２３と溝部３０との交差部でも、ポリシリコ
ンゲート２８と薄い絶縁層を介して第２のポリシ
リコン層３４が導電層２３と接触するように形成
される。また上記先端がその表面に達する部分の
基板２４には、ドレイン２１1、ソース２１2形成
と同時にN+型領域２１3が形成される。
で、第１２図ａはパターン平面図、同図ｂはその
ｇ−ｇ線に沿つた断面図、同図ｂはそのｈ−ｈ線
に沿つた断面図である。ここでは絶縁層２５に、
一部を除いてその先端が基板２４の表面に達する
ような溝部３０をドレイン２１1、ソース２１2お
よびポリシリコンゲート２８を四方から囲むよう
に形成したものであり、この溝部３０を埋めると
ともにこの溝部３０で囲こまれた絶縁層２５表面
を覆うようにAlからなる導電層２３が形成され
ている。またドレイン２１1、ソース２１2からは
第１のポリシリコン層による配線３３1，３３2そ
れぞれが導出され、この両配線３３1，３３2およ
びポリシリコンゲート２８は、その先端が基板２
４に達していない部分の溝部３０の下部を通つて
外部に導出される。そして上記配線３３1，３３2
それぞれと溝部３０との交差部では、第１のポリ
シリコン層と薄い絶縁層２５を介して第２のポリ
シリコン層３４が導電層２３と接触するように形
成される。なお、これと同時に、ポリシリコンゲ
ート２３と溝部３０との交差部でも、ポリシリコ
ンゲート２８と薄い絶縁層を介して第２のポリシ
リコン層３４が導電層２３と接触するように形成
される。また上記先端がその表面に達する部分の
基板２４には、ドレイン２１1、ソース２１2形成
と同時にN+型領域２１3が形成される。
このような構造にすると、光の廻り込みはドレ
イン２１1、ソース２１2を囲こむ溝部３０の一部
分における薄い絶縁層２５を通してしかないた
め、光の廻り込みはほとんどなくすことができ
る。なお、この第１２図に示すような構造を、紫
外線消去型のEPROM（Erasable Programable
ROM）の特定のメモリセルに施させば、このメ
モリセルには紫外線がほとんど照射されず、
EPROMのメモリセルでありながら単なる
PROMとして使用することができる。
イン２１1、ソース２１2を囲こむ溝部３０の一部
分における薄い絶縁層２５を通してしかないた
め、光の廻り込みはほとんどなくすことができ
る。なお、この第１２図に示すような構造を、紫
外線消去型のEPROM（Erasable Programable
ROM）の特定のメモリセルに施させば、このメ
モリセルには紫外線がほとんど照射されず、
EPROMのメモリセルでありながら単なる
PROMとして使用することができる。
このようにこの発明によれば、プロセスを特に
複雑にすることなく、Ｐ−Ｎ接合への光の反射光
を最小限にして、光電流による接合リーク電流を
減少させることができる。
複雑にすることなく、Ｐ−Ｎ接合への光の反射光
を最小限にして、光電流による接合リーク電流を
減少させることができる。
第１図はこの発明に係る半導体装置に適用でき
る回路例を示す図、第２図はＰ−Ｎ接合における
単位面積当りのリーク電流ILとこのＰ−Ｎ接合に
入射する光の照度との関係を例示するグラフ、第
３図は第２図のグラフに対する測定回路を示す
図、第４図は第１図の回路をEPROMに適用した
場合の一例を部分的に示す図、第５図ａは従来の
半導体基板上の構造例を示すパターン平面図、第
５図ｂは同図ａのａ−ａ線に沿つた断面図、第６
図ａ，ｂおよびｃはこの発明に係る半導体装置の
パツケージを例示する外観図、第７図ａはこの発
明の一実施例に係る半導体装置のパターン平面
図、第７図ｂは同図ａのｂ−ｂ線に沿つた断面
図、第８図ａは第７図の変形例を示すパターン平
面図、第８図ｂは同図ａのｃ−ｃ線に沿つた断面
図、第９図ａは第７図の他の変形例を示すパター
ン平面図、第９図ｂは同図ａのｄ−ｄ線に沿つた
断面図、第１０図ａは第７図のもう一つ他の変形
例を示すパターン平面図、第１０図ｂは同図ａの
ｅ−ｅ線に沿つた断面図、第１１図ａはこの発明
の他の実施例を示すパターン平面図、第１１図ｂ
は同図ａのｆ−ｆ線に沿つた断面図、第１２図ａ
はこの発明のもう一つ他の実施例を示すパターン
平面図、第１２図ｂは同図ａのｇ−ｇ線に沿つた
断面図、第１２図ｅは同図ａのｈ−ｈ線に沿つた
断面図である。 Ｔ１０，Ｔ１３，Ｔ１５1〜Ｔ１５o…エンハン
スメント型MOSトランジスタ、Ｔ１１，Ｔ１２，
Ｔ１４1〜Ｔ１４o，Ｔ１６1〜Ｔ１６o…デイプレ
ツシヨン型MOSトランジスタ、１…収納体（パ
ツケージ）、３…窓（透光性部分）、１０…端子、
１１…Vp電圧知回路、１２1〜１２o…デコーダ、
１３1〜１３o…デコーダ出力線、２１1…ドレイ
ン、２１2…ソース、２１3…N+型領域、２２1，
２２2…コンタクトホール、２３，２３1，２３2
…導電層、２４…Ｐ型の基板、２５，２６…絶縁
層、２７，２７2，２７3，２７4…ゲート酸化膜、
２８，２８2…ポリシリコンゲート、２９…フイ
ールド酸化膜、３０，３１…溝部、３２…ポリシ
リコン層、３３1，３３2…配線、３４…第２のポ
リシリコン層。
る回路例を示す図、第２図はＰ−Ｎ接合における
単位面積当りのリーク電流ILとこのＰ−Ｎ接合に
入射する光の照度との関係を例示するグラフ、第
３図は第２図のグラフに対する測定回路を示す
図、第４図は第１図の回路をEPROMに適用した
場合の一例を部分的に示す図、第５図ａは従来の
半導体基板上の構造例を示すパターン平面図、第
５図ｂは同図ａのａ−ａ線に沿つた断面図、第６
図ａ，ｂおよびｃはこの発明に係る半導体装置の
パツケージを例示する外観図、第７図ａはこの発
明の一実施例に係る半導体装置のパターン平面
図、第７図ｂは同図ａのｂ−ｂ線に沿つた断面
図、第８図ａは第７図の変形例を示すパターン平
面図、第８図ｂは同図ａのｃ−ｃ線に沿つた断面
図、第９図ａは第７図の他の変形例を示すパター
ン平面図、第９図ｂは同図ａのｄ−ｄ線に沿つた
断面図、第１０図ａは第７図のもう一つ他の変形
例を示すパターン平面図、第１０図ｂは同図ａの
ｅ−ｅ線に沿つた断面図、第１１図ａはこの発明
の他の実施例を示すパターン平面図、第１１図ｂ
は同図ａのｆ−ｆ線に沿つた断面図、第１２図ａ
はこの発明のもう一つ他の実施例を示すパターン
平面図、第１２図ｂは同図ａのｇ−ｇ線に沿つた
断面図、第１２図ｅは同図ａのｈ−ｈ線に沿つた
断面図である。 Ｔ１０，Ｔ１３，Ｔ１５1〜Ｔ１５o…エンハン
スメント型MOSトランジスタ、Ｔ１１，Ｔ１２，
Ｔ１４1〜Ｔ１４o，Ｔ１６1〜Ｔ１６o…デイプレ
ツシヨン型MOSトランジスタ、１…収納体（パ
ツケージ）、３…窓（透光性部分）、１０…端子、
１１…Vp電圧知回路、１２1〜１２o…デコーダ、
１３1〜１３o…デコーダ出力線、２１1…ドレイ
ン、２１2…ソース、２１3…N+型領域、２２1，
２２2…コンタクトホール、２３，２３1，２３2
…導電層、２４…Ｐ型の基板、２５，２６…絶縁
層、２７，２７2，２７3，２７4…ゲート酸化膜、
２８，２８2…ポリシリコンゲート、２９…フイ
ールド酸化膜、３０，３１…溝部、３２…ポリシ
リコン層、３３1，３３2…配線、３４…第２のポ
リシリコン層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１半導体領域中に第２導電型
の第２半導体領域からなるソース、ドレイン領域
を形成して構成され、紫外線消去型不揮発性メモ
リセルの一部もしくはその周辺回路を構成するト
ランジスタと、 前記トランジスタに接続される配線層と、 前記第１半導体領域表面上に形成される絶縁層
と、 前記トランジスタが形成されている第１半導体
領域の四方を囲むように前記絶縁層に形成され、
前記配線管が設けられる箇所を残して先端が前記
第１半導体領域表面に達する溝部と、 前記溝部の先端に位置する前記第１半導体領域
の表面に形成された第２導電型の第３半導体領域
と、 前記溝部を埋めるとともにこれら溝部で囲まれ
た前記絶縁層表面を覆い、先端が前記第３半導体
領域表面と接するように形成された導電性の遮光
層と を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057712A JPS60242679A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057712A JPS60242679A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291681A Division JPS57157563A (en) | 1981-03-24 | 1981-03-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242679A JPS60242679A (ja) | 1985-12-02 |
| JPH045272B2 true JPH045272B2 (ja) | 1992-01-30 |
Family
ID=13063557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057712A Granted JPS60242679A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242679A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4735862B2 (ja) * | 2008-01-25 | 2011-07-27 | セイコーエプソン株式会社 | 半導体装置 |
| JP4735864B2 (ja) * | 2008-01-28 | 2011-07-27 | セイコーエプソン株式会社 | 半導体装置 |
| JP4735863B2 (ja) * | 2008-01-28 | 2011-07-27 | セイコーエプソン株式会社 | 半導体装置 |
| JP4766277B2 (ja) * | 2008-01-28 | 2011-09-07 | セイコーエプソン株式会社 | 半導体装置 |
-
1985
- 1985-03-22 JP JP60057712A patent/JPS60242679A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242679A (ja) | 1985-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2764043B2 (ja) | 紫外線透過窒化シリコン | |
| US4562474A (en) | Semiconductor image sensor | |
| US4122544A (en) | Electrically alterable floating gate semiconductor memory device with series enhancement transistor | |
| EP0360288B1 (en) | EPROM erasable by UV radiation having redundant circuit | |
| US4989053A (en) | Nonvolatile process compatible with a digital and analog double level metal MOS process | |
| CA1070436A (en) | Semiconductor integrated circuit device composed of insulated gate field-effect transistors | |
| US4291326A (en) | Semiconductor device | |
| US4949152A (en) | Semiconductor integrated circuit | |
| US4942450A (en) | Semiconductor memory device having non-volatile memory transistors | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JPH045272B2 (ja) | ||
| US5086410A (en) | Non-erasable eprom cell for redundancy circuit | |
| JPH0258785B2 (ja) | ||
| US4673985A (en) | Semiconductor image sensor | |
| JPH01278781A (ja) | 不揮発性半導体記憶装置 | |
| JPH0316164A (ja) | 半導体装置 | |
| KR100282989B1 (ko) | 반도체 집적회로 | |
| US6818942B2 (en) | Non-volatile semiconductor storage device having conductive layer surrounding floating gate | |
| US4492973A (en) | MOS Dynamic memory cells and method of fabricating the same | |
| JPS593858B2 (ja) | 半導体装置 | |
| KR940008229B1 (ko) | 디지탈 및 아날로그의 이중 레벨 금속 mos 프로세스와 호환가능한 비휘발성 프로세스 및 비휘발성 트랜지스터 구성물 | |
| KR830000198B1 (ko) | 반도체장치(Semiconductor Device) | |
| JPS6149475A (ja) | 紫外線照射型半導体装置 | |
| KR920009712B1 (ko) | 절연층 상에 실리콘을 성장시킨 구조를 갖는 반도체 장치. | |
| KR0124575B1 (ko) | 반도체 메모리 장치 |