JPH0452978B2 - - Google Patents
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- JPH0452978B2 JPH0452978B2 JP60247759A JP24775985A JPH0452978B2 JP H0452978 B2 JPH0452978 B2 JP H0452978B2 JP 60247759 A JP60247759 A JP 60247759A JP 24775985 A JP24775985 A JP 24775985A JP H0452978 B2 JPH0452978 B2 JP H0452978B2
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- JP
- Japan
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- central processing
- processing unit
- buffer invalidation
- buffer
- address
- Prior art date
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Description
【発明の詳細な説明】
〔概要〕
記憶制御装置に、主記憶書込順序が中央処理装
置に正しく伝わるようにするために、バツフア無
効化アドレスの伝播時間を監視する回路を設け、
バツフア無効化処理を効率的に行うための回路を
持つことを容易にする。
置に正しく伝わるようにするために、バツフア無
効化アドレスの伝播時間を監視する回路を設け、
バツフア無効化処理を効率的に行うための回路を
持つことを容易にする。
本発明は、データ処理装置に係わり、特にシス
テムにキヤツシユ・メモリを内蔵する複数の中央
処理装置がある場合に、例えば記憶制御装置内に
中央処理装置毎の第２のタグやバツフア無効化キ
ユーを持つてバツフア無効化処理を効率的に行
い、且つ或る中央処理装置又はチヤネル処理装置
の主記憶書込順序が他の中央処理装置に正しく反
映させるための手段を提供するものである。
テムにキヤツシユ・メモリを内蔵する複数の中央
処理装置がある場合に、例えば記憶制御装置内に
中央処理装置毎の第２のタグやバツフア無効化キ
ユーを持つてバツフア無効化処理を効率的に行
い、且つ或る中央処理装置又はチヤネル処理装置
の主記憶書込順序が他の中央処理装置に正しく反
映させるための手段を提供するものである。
記憶制御装置に第２のタグ部やバツフア無効化
キユーを持つと、バツフア無効化アドレスが一定
時間を越えて記憶制御装置内に留まる可能性が生
じ、結果として或る中央処理装置又はチヤネル処
理装置の主記憶書込順序が他の中央処理装置に正
しく反映されない状態が生ずる。このため従来技
術では第２のタグ部及びバツフア無効化キユーを
記憶制御装置内に置くようなことは行われておら
ず、バツフア無効化処理のためにシステムの性能
低下を招いていた。特に近年の１システムにおけ
る中央処理装置の台数の増加や中央処理装置の高
速化によつて逆にバツフア無効化処理による性能
低下が無視出来ない程に大きくなつている。
キユーを持つと、バツフア無効化アドレスが一定
時間を越えて記憶制御装置内に留まる可能性が生
じ、結果として或る中央処理装置又はチヤネル処
理装置の主記憶書込順序が他の中央処理装置に正
しく反映されない状態が生ずる。このため従来技
術では第２のタグ部及びバツフア無効化キユーを
記憶制御装置内に置くようなことは行われておら
ず、バツフア無効化処理のためにシステムの性能
低下を招いていた。特に近年の１システムにおけ
る中央処理装置の台数の増加や中央処理装置の高
速化によつて逆にバツフア無効化処理による性能
低下が無視出来ない程に大きくなつている。
本発明は、上記の考察に基づくものであつて、
記憶制御装置にバツフア無効化処理を行うための
機能として第２のタグやバツフア無効化キユーを
持ち、そのバツフア無効化アドレスの伝播時間を
監視することによつて或る中央処理装置又はチヤ
ネル処理装置の主記憶書込順序が他の中央処理装
置に正しく伝わることを保障する制御方式を提供
することを目的としている。
記憶制御装置にバツフア無効化処理を行うための
機能として第２のタグやバツフア無効化キユーを
持ち、そのバツフア無効化アドレスの伝播時間を
監視することによつて或る中央処理装置又はチヤ
ネル処理装置の主記憶書込順序が他の中央処理装
置に正しく伝わることを保障する制御方式を提供
することを目的としている。
そしてそのため、本発明の主記憶書込み順序制
御方式は、 複数の中央処理装置と、 主記憶装置と、 中央処理装置の主記憶装置へのアクセスを制御
する記憶制御装置と を具備し、且つ 各中央処理装置が、記憶制御装置から送られて
来るバツフア無効化アドレスを記憶するバツフア
無効化スタツクを有し、 記憶制御装置が、中央処理装置毎に、対応する
中央処理装置の第１のタグ部に記憶される情報と
同じ情報を保持する第２のタグ部と、主記憶アク
セス要求と第２のタグ部の内容とに基づいてバツ
フア無効化アドレスを生成するバツフア無効化ア
ドレス生成手段と、バツフア無効化アドレス生成
手段によつて生成されたバツフア無効化アドレス
を記憶するバツフア無効化キユーとを有し、対応
する中央処理装置からのバツフア無効化スタツ
ク・ビジー信号がオンでないことを条件として対
応するバツフア無効化キユー中のバツフア無効化
アドレスを対応する中央処理装置に送出するよう
に構成されている 計算機システムにおいて、 記憶制御装置の中に、各中央処理装置毎に、対
応するバツフア無効化キユー中のバツフア無効化
アドレスの個数と対応する中央処理装置からのバ
ツフア無効化スタツク・ビジー信号とに基づいて
記憶制御装置内でのバツフア無効化アドレス伝播
時間が一定値を越えているか否かを調べ、一定値
を越えた場合にはロード・アクセスのキヤンセル
を指示するキヤンセル信号を対応する中央処理装
置に送出する監視手段を設けると共に、 各中央処理装置を、ロード・アクセスのキヤン
セルを指示するキヤンセル信号を受け取つた時に
ロード・アクセス要求を出しておれば、そのデー
タを使用せず、キヤツシユへの登録も行わず、同
一のロード・アクセス要求を再び記憶制御装置に
送るように構成した ことを特徴とするものである。
御方式は、 複数の中央処理装置と、 主記憶装置と、 中央処理装置の主記憶装置へのアクセスを制御
する記憶制御装置と を具備し、且つ 各中央処理装置が、記憶制御装置から送られて
来るバツフア無効化アドレスを記憶するバツフア
無効化スタツクを有し、 記憶制御装置が、中央処理装置毎に、対応する
中央処理装置の第１のタグ部に記憶される情報と
同じ情報を保持する第２のタグ部と、主記憶アク
セス要求と第２のタグ部の内容とに基づいてバツ
フア無効化アドレスを生成するバツフア無効化ア
ドレス生成手段と、バツフア無効化アドレス生成
手段によつて生成されたバツフア無効化アドレス
を記憶するバツフア無効化キユーとを有し、対応
する中央処理装置からのバツフア無効化スタツ
ク・ビジー信号がオンでないことを条件として対
応するバツフア無効化キユー中のバツフア無効化
アドレスを対応する中央処理装置に送出するよう
に構成されている 計算機システムにおいて、 記憶制御装置の中に、各中央処理装置毎に、対
応するバツフア無効化キユー中のバツフア無効化
アドレスの個数と対応する中央処理装置からのバ
ツフア無効化スタツク・ビジー信号とに基づいて
記憶制御装置内でのバツフア無効化アドレス伝播
時間が一定値を越えているか否かを調べ、一定値
を越えた場合にはロード・アクセスのキヤンセル
を指示するキヤンセル信号を対応する中央処理装
置に送出する監視手段を設けると共に、 各中央処理装置を、ロード・アクセスのキヤン
セルを指示するキヤンセル信号を受け取つた時に
ロード・アクセス要求を出しておれば、そのデー
タを使用せず、キヤツシユへの登録も行わず、同
一のロード・アクセス要求を再び記憶制御装置に
送るように構成した ことを特徴とするものである。
先ず、本発明の概要について説明する。中央処
理装置は、その制御上、常に記憶制御装置からの
バツフア無効化アドレスを受け取れるようにする
ことは困難である。なた、記憶制御装置に第２の
タグ部やバツフア無効化キユーを持つと、或る時
点における最大バツフア無効化アドレス数が増加
してしまい、一定時間以内にバツフア無効化アド
レスを中央処理装置に送出すると言う保障が困難
になる。本発明は、バツフア無効化アドレスの伝
播を比較的に簡単な回路で中央処理装置毎に時間
監視して、一定時間を越える状態が発生し、且つ
対応する中央処理装置が主記憶に対するロード・
アクセスを実行中であれば、記憶制御装置は当該
中央処理装置に対してロード・アクセスのキヤン
セルを指示する。中央処理装置はバイパス機能に
よつても、そのデータを使用せず、且つキヤツシ
ユ・メモリに対するデータの登録も行わない。そ
の後、中央処理装置は再度同一アドレスで主記憶
に対するブロツク・ロード要求アクセスを主記憶
に起動することによつて、他の処理装置の主記憶
書込み順序が正しく反映されることを保障するよ
うにする。
理装置は、その制御上、常に記憶制御装置からの
バツフア無効化アドレスを受け取れるようにする
ことは困難である。なた、記憶制御装置に第２の
タグ部やバツフア無効化キユーを持つと、或る時
点における最大バツフア無効化アドレス数が増加
してしまい、一定時間以内にバツフア無効化アド
レスを中央処理装置に送出すると言う保障が困難
になる。本発明は、バツフア無効化アドレスの伝
播を比較的に簡単な回路で中央処理装置毎に時間
監視して、一定時間を越える状態が発生し、且つ
対応する中央処理装置が主記憶に対するロード・
アクセスを実行中であれば、記憶制御装置は当該
中央処理装置に対してロード・アクセスのキヤン
セルを指示する。中央処理装置はバイパス機能に
よつても、そのデータを使用せず、且つキヤツシ
ユ・メモリに対するデータの登録も行わない。そ
の後、中央処理装置は再度同一アドレスで主記憶
に対するブロツク・ロード要求アクセスを主記憶
に起動することによつて、他の処理装置の主記憶
書込み順序が正しく反映されることを保障するよ
うにする。
以下、本発明を図面を参照しつつ説明する。第
１図は一般的な計算機システムの構成例を示す図
である。第１図において、１−０ないし１−３は
主記憶ユニツト、２−０と２−１は記憶制御装
置、３−０と３−１はサービス・プロセツサ、４
−０と４−１はシステム・コンソール・インタフ
エース、５−０ないし５−３は中央処理装置、６
−０と６−１はチヤネル処理装置、７−１は第１
のタグ部、７−２は第２のタグ部、８はデータ部
をそれぞれ示している。主記憶装置１−０ないし
１−３のそれぞれは複数のバンクから構成されて
いる。記憶制御装置２−０の下には、２台の中央
処理装置及び１台のチヤネル処理装置が接続され
ている。記憶制御装置２−０の下には、２台の中
央処理装置及び１台のチヤネル処理装置が接続さ
れている。記憶制御装置２−１の下にも、２台の
中央処理装置及び１台のチヤネル処理装置が接続
されている。記憶制御装置は、下位に接続されて
いる処理装置と主記憶装置間のデータ転送を制御
するものである。記憶制御装置２−０と２−１の
間にはインタフエースが設けられ、例えば記憶制
御装置２−０が主記憶ユニツト１−２をアクセス
したい場合にはこのインタフエースを介して記憶
制御装置２−１に依頼する。記憶制御装置２−０
は２個のタグ部７−２を有しており、各タグ部７
−２は対応するタグ部７−１の写しを保持するも
のである。記憶制御装置２−１も２個のタグ部７
−２を有している。サービス・プロセツサ３−
０，３−１は、システム・コンソール機能、シス
テム異常監視機能及び保守コンソール機能等を有
している。中央処理装置５−０はキヤツシユ・メ
モリを有しており、キヤツシユ・メモリはタグ部
７−１及びデータ部８から構成されている。な
お、キヤツシユ・メモリはストア・スルー方式で
管理されている。なお、ストア・スルー方式で
は、書込アドレスが第１のタグ部の中に存在する
場合には、書込データをキヤツシユ・メモリと主
記憶の両方に書き込み、書込アドレスが第１のタ
グ部の中に存在しない場合には、書込データを主
記憶にのみ書き込む。他の中央処理装置について
も同様である。各チヤネル処理装置６−０，６−
１は入力出力装置と記憶制御装置間のデータ転送
を制御するものであり、例えば最大16個のチヤネ
ルをもつことが出来る。
１図は一般的な計算機システムの構成例を示す図
である。第１図において、１−０ないし１−３は
主記憶ユニツト、２−０と２−１は記憶制御装
置、３−０と３−１はサービス・プロセツサ、４
−０と４−１はシステム・コンソール・インタフ
エース、５−０ないし５−３は中央処理装置、６
−０と６−１はチヤネル処理装置、７−１は第１
のタグ部、７−２は第２のタグ部、８はデータ部
をそれぞれ示している。主記憶装置１−０ないし
１−３のそれぞれは複数のバンクから構成されて
いる。記憶制御装置２−０の下には、２台の中央
処理装置及び１台のチヤネル処理装置が接続され
ている。記憶制御装置２−０の下には、２台の中
央処理装置及び１台のチヤネル処理装置が接続さ
れている。記憶制御装置２−１の下にも、２台の
中央処理装置及び１台のチヤネル処理装置が接続
されている。記憶制御装置は、下位に接続されて
いる処理装置と主記憶装置間のデータ転送を制御
するものである。記憶制御装置２−０と２−１の
間にはインタフエースが設けられ、例えば記憶制
御装置２−０が主記憶ユニツト１−２をアクセス
したい場合にはこのインタフエースを介して記憶
制御装置２−１に依頼する。記憶制御装置２−０
は２個のタグ部７−２を有しており、各タグ部７
−２は対応するタグ部７−１の写しを保持するも
のである。記憶制御装置２−１も２個のタグ部７
−２を有している。サービス・プロセツサ３−
０，３−１は、システム・コンソール機能、シス
テム異常監視機能及び保守コンソール機能等を有
している。中央処理装置５−０はキヤツシユ・メ
モリを有しており、キヤツシユ・メモリはタグ部
７−１及びデータ部８から構成されている。な
お、キヤツシユ・メモリはストア・スルー方式で
管理されている。なお、ストア・スルー方式で
は、書込アドレスが第１のタグ部の中に存在する
場合には、書込データをキヤツシユ・メモリと主
記憶の両方に書き込み、書込アドレスが第１のタ
グ部の中に存在しない場合には、書込データを主
記憶にのみ書き込む。他の中央処理装置について
も同様である。各チヤネル処理装置６−０，６−
１は入力出力装置と記憶制御装置間のデータ転送
を制御するものであり、例えば最大16個のチヤネ
ルをもつことが出来る。
第２図は中央処理装置の主記憶書込アドレスが
或る一定時間以内に処理されないとその順序が他
の中央処理装置に正しく伝わらないというバツフ
ア無効化アドレスの伝播例を示す図である。第２
図の例では、中央処理装置５−０が主記憶に対し
て書込アクセスをSTA，STB（Ａ，Ｂはアドレス
値）の順序で起動し、中央処理装置５−１が読出
アクセスをFCHA，FCHBの順序で起動してい
る。そのとき、中央処理装置５−１のキヤツシ
ユ・メモリにはアドレスＡに対するデータのみが
ロードされ、アドレスＢに対するデータがロード
されていなつたとすると、中央処理装置５−１は
記憶制御装置２−０に対して主記憶アクセス
FCHBを起動する。
或る一定時間以内に処理されないとその順序が他
の中央処理装置に正しく伝わらないというバツフ
ア無効化アドレスの伝播例を示す図である。第２
図の例では、中央処理装置５−０が主記憶に対し
て書込アクセスをSTA，STB（Ａ，Ｂはアドレス
値）の順序で起動し、中央処理装置５−１が読出
アクセスをFCHA，FCHBの順序で起動してい
る。そのとき、中央処理装置５−１のキヤツシ
ユ・メモリにはアドレスＡに対するデータのみが
ロードされ、アドレスＢに対するデータがロード
されていなつたとすると、中央処理装置５−１は
記憶制御装置２−０に対して主記憶アクセス
FCHBを起動する。
記憶制御装置２−０が書込アクセスSTBを先
行して処理すると、読出アクセスFCHBはバン
ク・ビジーによつて或る時間待たされ、次に処理
する中央処理装置５−１の読出アクセスFCHBは
中央処理装置５−０によつて更新された新しいデ
ータとなり、中央処理装置５−１に送出される。
中央処理装置５−１は読出アクセスFCHBのデー
タを記憶制御装置２−０から受取ると、オペラン
ド・ワード・レジスタOWRにセツトし実行を開
始すると同時に、後続する命令による読出アクセ
スFCHAをキヤツシユ・メモリに対して行う。
この時点までに先に起動された中央処理装置５−
０の主記憶書込アクセスSTAによるバツフア無
効化アドレスが中央処理装置５−１に伝播され且
つバツフア無効化処理が終了していないと、中央
処理装置５−１のキヤツシユ・メモリに残つてい
る古いデータを命令実行のために使用してしま
う。このような状態が発生すると、中央処理装置
５−０の主記憶書込順序が中央処理装置５−１に
正しく伝わらないことになる。
行して処理すると、読出アクセスFCHBはバン
ク・ビジーによつて或る時間待たされ、次に処理
する中央処理装置５−１の読出アクセスFCHBは
中央処理装置５−０によつて更新された新しいデ
ータとなり、中央処理装置５−１に送出される。
中央処理装置５−１は読出アクセスFCHBのデー
タを記憶制御装置２−０から受取ると、オペラン
ド・ワード・レジスタOWRにセツトし実行を開
始すると同時に、後続する命令による読出アクセ
スFCHAをキヤツシユ・メモリに対して行う。
この時点までに先に起動された中央処理装置５−
０の主記憶書込アクセスSTAによるバツフア無
効化アドレスが中央処理装置５−１に伝播され且
つバツフア無効化処理が終了していないと、中央
処理装置５−１のキヤツシユ・メモリに残つてい
る古いデータを命令実行のために使用してしま
う。このような状態が発生すると、中央処理装置
５−０の主記憶書込順序が中央処理装置５−１に
正しく伝わらないことになる。
第３図は上記状態を起こさないようにするため
に記憶制御装置−中央処理装置間インタフエース
及びそれぞれの装置内処理を規約化した一例であ
る。本規約をどのように変更したとしても、記憶
制御装置におけるバツフア無効化アドレスの伝播
時間を一定時間以内にするか、又は何等かの対策
が必要となる。第３図において、記憶制御装置
は、全てのバツフア無効化アドレスの伝播を最大
22τで行い、22τを越えた場合には対応する中央処
理装置にフエツチのキヤンセルを指示する。中央
処理装置はDOW（フエツチ・データの6τ前に送
出されるタイミング信号）を受取つた時点で中央
処理装置内のバツフア無効化スタツク内のバツフ
ア無効化アドレスにフラグを付加し、本フラグ付
バツフア無効化アドレスが未処理のまま残つてい
ると、後続するキヤツシユ・フエツチ（例えば
FCHA）を禁止する。
に記憶制御装置−中央処理装置間インタフエース
及びそれぞれの装置内処理を規約化した一例であ
る。本規約をどのように変更したとしても、記憶
制御装置におけるバツフア無効化アドレスの伝播
時間を一定時間以内にするか、又は何等かの対策
が必要となる。第３図において、記憶制御装置
は、全てのバツフア無効化アドレスの伝播を最大
22τで行い、22τを越えた場合には対応する中央処
理装置にフエツチのキヤンセルを指示する。中央
処理装置はDOW（フエツチ・データの6τ前に送
出されるタイミング信号）を受取つた時点で中央
処理装置内のバツフア無効化スタツク内のバツフ
ア無効化アドレスにフラグを付加し、本フラグ付
バツフア無効化アドレスが未処理のまま残つてい
ると、後続するキヤツシユ・フエツチ（例えば
FCHA）を禁止する。
第４図は第１図の記憶制御装置、特にバツフア
無効化アドレス伝播回路に注目した論理構成図で
ある。第４図において、９ないし１２はポート、
１３は優先選択回路、１４はバンク・ビジー制御
部、１５と１６はレジスタ、１７はパイプライ
ン、１８は中央処理装置及びチヤネル処理装置に
対するインタフエース制御部、１９は第２のタグ
部のRAM、２０は一致検出回路、２１はセレク
タ、２２はバツフア無効化キユー、２３はキユー
制御部、２４は中央処理装置５−１に対する第２
のタグ部、BIR０ないしBIARはレジスタ、
MCHは一致化フラグ、RDAT２はレジスタをそ
れぞれ示している。ポート９は中央処理装置５−
０に対するものであり、ポート１０は中央処理装
置５−１に対するものであり、ポート１１はチヤ
ネル処理装置６−０に対するものであり、ポート
１２はチヤネル処理装置６−１に対するものであ
る。優先選択回路１３は、各ポートから送られて
来る主記憶アクセス要求を選択したパイプライン
１７に投入するものである。この際、ビジーのバ
ンクを指定する主記憶アクセス要求は選択されな
い。バンク・ビジー制御部１４は何れのバンクが
ビジーであるかを優先選択回路１３に通知するた
めのものである。パイプライン１７は、複数の制
御ステージから構成され、各ステージでは固有の
制御を行う。インタフエース制御部１８は、記憶
制御装置とその下につながれる処理装置との間に
おけるデータや制御信号の転送を制御するもので
ある。RAM１９は、第１のタグ部７−１と同様
にセツトアソシヤテイブ方式のものであり、この
中には中央処理装置５−０のタグ部７−１の内容
がコピーされている。一致検出回路２０は、
RAM１９からの読出データとレジスタBIR０の
主記憶書込アドレス・データの上位部分とを比較
し、両者が一致しておれば一致化フラグMCHを
オンとする。RAM１９からの読出データとレジ
スタBIR０の主記憶書込アドレス・データの上位
部分とが一致を示し且つ当該主記憶書込アドレス
が他装置からのものである場合には、レジスタ
BIR０の主記憶書込アドレス・データはレジスタ
BIR１及びセレクタ２１を介してバツフア無効化
キユー２２に格納される。また、RAM１９から
の読出データとレジスタBIR０の主記憶読出アド
レス・データの上位部分が不一致を示し且つ当該
主記憶読出アドレスが自装置からのものである場
合には、レジスタBIR０の主記憶読出アドレス・
データはBIR１→ループバツク信号線→BIR０を
経由してRAM１９に書き込まれると共に、レジ
スタRDAT２（RAM１９からの読出データがセ
ツトされている）のデータがセレクタ２１を介し
てバツフア無効化キユー２２に格納される。バツ
フア無効化キユー２２に格納されているバツフア
無効化アドレスはレジスタBIARを介して順番に
中央処理装置５−０に送られる。キユー制御部２
３は、バツフア無効化キユー２２の制御を行うも
のであり、中央処理装置５−０からBI STACK
BUSYの信号（バツフア無効化スタツクが一杯
であることを示す信号）が送られて来ると、中央
処理装置５−０に対するバツフア無効化アドレス
の送出を中断させる。
無効化アドレス伝播回路に注目した論理構成図で
ある。第４図において、９ないし１２はポート、
１３は優先選択回路、１４はバンク・ビジー制御
部、１５と１６はレジスタ、１７はパイプライ
ン、１８は中央処理装置及びチヤネル処理装置に
対するインタフエース制御部、１９は第２のタグ
部のRAM、２０は一致検出回路、２１はセレク
タ、２２はバツフア無効化キユー、２３はキユー
制御部、２４は中央処理装置５−１に対する第２
のタグ部、BIR０ないしBIARはレジスタ、
MCHは一致化フラグ、RDAT２はレジスタをそ
れぞれ示している。ポート９は中央処理装置５−
０に対するものであり、ポート１０は中央処理装
置５−１に対するものであり、ポート１１はチヤ
ネル処理装置６−０に対するものであり、ポート
１２はチヤネル処理装置６−１に対するものであ
る。優先選択回路１３は、各ポートから送られて
来る主記憶アクセス要求を選択したパイプライン
１７に投入するものである。この際、ビジーのバ
ンクを指定する主記憶アクセス要求は選択されな
い。バンク・ビジー制御部１４は何れのバンクが
ビジーであるかを優先選択回路１３に通知するた
めのものである。パイプライン１７は、複数の制
御ステージから構成され、各ステージでは固有の
制御を行う。インタフエース制御部１８は、記憶
制御装置とその下につながれる処理装置との間に
おけるデータや制御信号の転送を制御するもので
ある。RAM１９は、第１のタグ部７−１と同様
にセツトアソシヤテイブ方式のものであり、この
中には中央処理装置５−０のタグ部７−１の内容
がコピーされている。一致検出回路２０は、
RAM１９からの読出データとレジスタBIR０の
主記憶書込アドレス・データの上位部分とを比較
し、両者が一致しておれば一致化フラグMCHを
オンとする。RAM１９からの読出データとレジ
スタBIR０の主記憶書込アドレス・データの上位
部分とが一致を示し且つ当該主記憶書込アドレス
が他装置からのものである場合には、レジスタ
BIR０の主記憶書込アドレス・データはレジスタ
BIR１及びセレクタ２１を介してバツフア無効化
キユー２２に格納される。また、RAM１９から
の読出データとレジスタBIR０の主記憶読出アド
レス・データの上位部分が不一致を示し且つ当該
主記憶読出アドレスが自装置からのものである場
合には、レジスタBIR０の主記憶読出アドレス・
データはBIR１→ループバツク信号線→BIR０を
経由してRAM１９に書き込まれると共に、レジ
スタRDAT２（RAM１９からの読出データがセ
ツトされている）のデータがセレクタ２１を介し
てバツフア無効化キユー２２に格納される。バツ
フア無効化キユー２２に格納されているバツフア
無効化アドレスはレジスタBIARを介して順番に
中央処理装置５−０に送られる。キユー制御部２
３は、バツフア無効化キユー２２の制御を行うも
のであり、中央処理装置５−０からBI STACK
BUSYの信号（バツフア無効化スタツクが一杯
であることを示す信号）が送られて来ると、中央
処理装置５−０に対するバツフア無効化アドレス
の送出を中断させる。
第２のタグ部及びバツフア無効化キユー等を記
憶制御装置に持たない場合には、記憶制御装置に
おけるバツフア無効化アドレス伝播時間を或る一
定時間内に保障することは比較的簡単に行うこと
が出来る。しかしながら、その場合には、各中央
処理装置内にあるバツフア無効化スタツクの何れ
かがFULL”状態になると、その中央処理装置以
外の全中央処理装置の主記憶書込みを禁止する必
要がある。
憶制御装置に持たない場合には、記憶制御装置に
おけるバツフア無効化アドレス伝播時間を或る一
定時間内に保障することは比較的簡単に行うこと
が出来る。しかしながら、その場合には、各中央
処理装置内にあるバツフア無効化スタツクの何れ
かがFULL”状態になると、その中央処理装置以
外の全中央処理装置の主記憶書込みを禁止する必
要がある。
また、逆に第２のタグ部及びバツフア無効化キ
ユー等を記憶制御装置内に持つと、対応する中央
処理装置内のバツフア無効化スタツクがFULL”
状態になつた場合、バツフア無効化アドレスがバ
ツフア無効化キユーに残つてしまい、バツフア無
効化アドレス伝播時間の保障が困難になる。
ユー等を記憶制御装置内に持つと、対応する中央
処理装置内のバツフア無効化スタツクがFULL”
状態になつた場合、バツフア無効化アドレスがバ
ツフア無効化キユーに残つてしまい、バツフア無
効化アドレス伝播時間の保障が困難になる。
第３図の例では同一アドレスに対する書込アク
セスと読出アクセスが連続した場合、読出アクセ
スに対するデータアウト・ウオーニング信号
DOWまでを最小22τ（マシン・サイクル数）とし
ている。記憶制御装置内でバツフア無効化アドレ
スが待たされることなく伝播すると、 PIPELINE→BIR０→BIR１→BI QUEUE→
BIAR の各レジスタで全部で5τが必要である。また、バ
ツフア無効化アドレスが待たされる要因として
は、バツフア無効化キユー２２に何個かのバツフ
ア無効化アドレスが溜まつていること及び対応す
る中央処理装置のバツフア無効化スタツクが
FULL”状態でバツフア無効化アドレスを送出出
来ないことの２要因がある。これらによつて待た
される時間をWtとすると 5τ＋Wt≦22τ が成立する。つまりWt≦17τであれば問題はない
ことになる。
セスと読出アクセスが連続した場合、読出アクセ
スに対するデータアウト・ウオーニング信号
DOWまでを最小22τ（マシン・サイクル数）とし
ている。記憶制御装置内でバツフア無効化アドレ
スが待たされることなく伝播すると、 PIPELINE→BIR０→BIR１→BI QUEUE→
BIAR の各レジスタで全部で5τが必要である。また、バ
ツフア無効化アドレスが待たされる要因として
は、バツフア無効化キユー２２に何個かのバツフ
ア無効化アドレスが溜まつていること及び対応す
る中央処理装置のバツフア無効化スタツクが
FULL”状態でバツフア無効化アドレスを送出出
来ないことの２要因がある。これらによつて待た
される時間をWtとすると 5τ＋Wt≦22τ が成立する。つまりWt≦17τであれば問題はない
ことになる。
第５図は本発明による中央処理装置に対するバ
ツフア無効化アドレス伝播の時間監視回路の１例
を示す図である。第５図において、２５は減算回
路、２６は（＋１）回路、２７は加算回路、２８
と２９はＤフリツプ・フロツプ、３０はSRフリ
ツプ・フロツプ、３１はAND回路、３２と３３
はOR回路、３４はNOR回路、３５はレジスタを
それぞれ示している。
ツフア無効化アドレス伝播の時間監視回路の１例
を示す図である。第５図において、２５は減算回
路、２６は（＋１）回路、２７は加算回路、２８
と２９はＤフリツプ・フロツプ、３０はSRフリ
ツプ・フロツプ、３１はAND回路、３２と３３
はOR回路、３４はNOR回路、３５はレジスタを
それぞれ示している。
第５図の回路はWt＞16τを検出するものであ
る。16τという値は回路上の都合による。記憶制
御装置で第２図の処理状態を検出することは困難
であるので、全ての主記憶書込アクセスに注目
し、第５図の回路によつて何れかがWt＞16τにな
ることを検出し、対応する中央処理装置に対して
主記憶読出アクセスのキヤンセルを指示する。も
しも該中央処理装置が主記憶読出アクセスを起動
していなければ、このキヤンセル信号を無視する
ことができる。第５図のWt＞16τを検出する回路
の条件は下記の通りである。
る。16τという値は回路上の都合による。記憶制
御装置で第２図の処理状態を検出することは困難
であるので、全ての主記憶書込アクセスに注目
し、第５図の回路によつて何れかがWt＞16τにな
ることを検出し、対応する中央処理装置に対して
主記憶読出アクセスのキヤンセルを指示する。も
しも該中央処理装置が主記憶読出アクセスを起動
していなければ、このキヤンセル信号を無視する
ことができる。第５図のWt＞16τを検出する回路
の条件は下記の通りである。
Wt＞16τ＝
〔（BI INQカウンタ−BI OUTQカウンタ）
＋BI STACK BUSYカウンタ値〕
＋BI STACK BUSY 2ND
（BI INQカウンタ−BI OUTQカウンタ）は
バツフア無効化キユー内のバツフア無効化アドレ
スの個数を示し、（BI STACK BUSYカウンタ
値）は対応する中央処理装置がバツフア無効化ス
タツクがFULL”状態の時間を示し、（BI
STACK 2ND）はバツフア無効化キユーが
EMPTYでない状態でBI STACK BUSY”信号
が２度オンになつたことを示す。
バツフア無効化キユー内のバツフア無効化アドレ
スの個数を示し、（BI STACK BUSYカウンタ
値）は対応する中央処理装置がバツフア無効化ス
タツクがFULL”状態の時間を示し、（BI
STACK 2ND）はバツフア無効化キユーが
EMPTYでない状態でBI STACK BUSY”信号
が２度オンになつたことを示す。
第５図において、減算回路２１は、（BI INQ
カウンタ−BI OUTQカウンタ）の計算を行うも
のである。（＋１）回路２６は、（BI STACK
BUSYカウンタ値）を求めるものである。フリ
ツプ・フロツプ２８がセツトされると、（＋１）
回路２６はクロツクが生成される度にその値を＋
１し、OR回路３３が論理「１」を出力すると、
（＋１）回路２６の値は強制的に零にされる。（＋
１）回路２６は“15”でカウントを止める。加算
回路２７は４ビツトのものであつて、〔（BI INQ
カウンタ−BI OUTQカウンタ）＋BI STACK
BUSYカウンタ値〕の計算を行うものである。
加算結果が“16”以上になると、キヤリ信号がオ
ンとなる。このキヤリ信号はOR回路３２及びレ
ジスタ３５を介してキヤンセル信号として対応す
る中央処理装置に送られる。Ｄフリツプ・フロツ
プ２９がリセツトされ且つSRフリツプ・フロツ
プ３０がセツトされている状態の下でＤフリツ
プ・フロツプ２８がセツトされると、AND回路
３１は論理「１」を出力する。AND回路３１の
出力がBI BUSY 2ND信号となる。信号
EMPTYが論理１」になると、OR回路３３に論
理「１」が入力され、またSRフリツプ・フロツ
プ３０はリセツトされる。BI BUSY 2ND信号
がオンになつた時にもSRフリツプ・フロツプ３
０はリセツトされる。BI BUSY 2ND信号はOR
回路３２及びレジスタ３５を介してキヤンセル信
号として対応する中央処理装置に送られる。キヤ
ンセル信号を受け取つた時に中央処理装置が主記
憶ロード・アクセス要求（主記憶フエツチ・アク
セス要求と同義）を出しておれば、中央処理装置
は、そのデータを使用せず且つキヤツシユ・メモ
リへの登録も行わず、再度同一アドレスに対する
主記憶ロード・アクセス要求を起動する。例え
ば、第３図において、22τの前にキヤンセル信号
が送られて来ると、中央処理装置はフエツチ・デ
ータFCHBを使用せず、フエツチ・データFCHB
のキヤツシユ・メモリへの登録を行わず、再び主
記憶フエツチ・アクセス要求FCHB（次の主記憶
フエツチ・アクセス要求）を起動する。次の主記
憶フエツチ・アクセス要求が出されている状態の
下でキヤンセル信号を受け取ると、中央処理装置
は同様な動作を行う。このような動作を行うこと
によつて、或る中央処理装置またはチヤネル処理
装置の主記憶書込順序を他の中央処理装置に正し
く伝わることを保障することが出来る。
カウンタ−BI OUTQカウンタ）の計算を行うも
のである。（＋１）回路２６は、（BI STACK
BUSYカウンタ値）を求めるものである。フリ
ツプ・フロツプ２８がセツトされると、（＋１）
回路２６はクロツクが生成される度にその値を＋
１し、OR回路３３が論理「１」を出力すると、
（＋１）回路２６の値は強制的に零にされる。（＋
１）回路２６は“15”でカウントを止める。加算
回路２７は４ビツトのものであつて、〔（BI INQ
カウンタ−BI OUTQカウンタ）＋BI STACK
BUSYカウンタ値〕の計算を行うものである。
加算結果が“16”以上になると、キヤリ信号がオ
ンとなる。このキヤリ信号はOR回路３２及びレ
ジスタ３５を介してキヤンセル信号として対応す
る中央処理装置に送られる。Ｄフリツプ・フロツ
プ２９がリセツトされ且つSRフリツプ・フロツ
プ３０がセツトされている状態の下でＤフリツ
プ・フロツプ２８がセツトされると、AND回路
３１は論理「１」を出力する。AND回路３１の
出力がBI BUSY 2ND信号となる。信号
EMPTYが論理１」になると、OR回路３３に論
理「１」が入力され、またSRフリツプ・フロツ
プ３０はリセツトされる。BI BUSY 2ND信号
がオンになつた時にもSRフリツプ・フロツプ３
０はリセツトされる。BI BUSY 2ND信号はOR
回路３２及びレジスタ３５を介してキヤンセル信
号として対応する中央処理装置に送られる。キヤ
ンセル信号を受け取つた時に中央処理装置が主記
憶ロード・アクセス要求（主記憶フエツチ・アク
セス要求と同義）を出しておれば、中央処理装置
は、そのデータを使用せず且つキヤツシユ・メモ
リへの登録も行わず、再度同一アドレスに対する
主記憶ロード・アクセス要求を起動する。例え
ば、第３図において、22τの前にキヤンセル信号
が送られて来ると、中央処理装置はフエツチ・デ
ータFCHBを使用せず、フエツチ・データFCHB
のキヤツシユ・メモリへの登録を行わず、再び主
記憶フエツチ・アクセス要求FCHB（次の主記憶
フエツチ・アクセス要求）を起動する。次の主記
憶フエツチ・アクセス要求が出されている状態の
下でキヤンセル信号を受け取ると、中央処理装置
は同様な動作を行う。このような動作を行うこと
によつて、或る中央処理装置またはチヤネル処理
装置の主記憶書込順序を他の中央処理装置に正し
く伝わることを保障することが出来る。
以上の説明から明らかなように、本発明によれ
ば 記憶制御装置に第２のタグ部やバツフア無効
化アドレスを保持するキユー等をもつことを可
能とし、バツフア無効化処理を効率的に行い得
ること、 中央処理装置に対するバツフア無効化アドレ
ス伝播の時間監視回路を記憶制御装置内に持つ
ことによつて、システム内の或る中央処理装置
に対応するバツフア無効化キユー及びバツフア
無効化スタツクがFULL”状態になつてシステ
ム全体の書込処理を禁止するという確率を低く
出来ること、 等の顕著な効果を奏することが出来る。
ば 記憶制御装置に第２のタグ部やバツフア無効
化アドレスを保持するキユー等をもつことを可
能とし、バツフア無効化処理を効率的に行い得
ること、 中央処理装置に対するバツフア無効化アドレ
ス伝播の時間監視回路を記憶制御装置内に持つ
ことによつて、システム内の或る中央処理装置
に対応するバツフア無効化キユー及びバツフア
無効化スタツクがFULL”状態になつてシステ
ム全体の書込処理を禁止するという確率を低く
出来ること、 等の顕著な効果を奏することが出来る。
第１図は一般的な計算機システムの構成例を示
す図、第２図は中央処理装置の主記憶書込アドレ
スが或る一定時間以内に処理されないとその順序
が他の中央処理装置に正しく伝わらないというバ
ツフア無効化アドレスの伝播例を示す図、第３図
は中央処理装置の主記憶書込順序が他の中央処理
装置に正しく伝わることを保障するためのインタ
フエース及び処理規約を示す図、第４図は第１図
の記憶制御装置の特にバツフア無効化アドレス伝
播部分に注目した論理構成図、第５図は中央処理
装置に対するバツフア無効化アドレス伝播の時間
監視回路の１例を示す図である。 １−０ないし１−３……主記憶ユニツト、２−
０と２−１……記憶制御装置、３−０と３−１…
…サービス・プロセツサ、４−０と４−１……シ
ステム・コンソール・インタフエース、５−０な
いし５−３……中央処理装置、６−０と６−１…
…チヤネル処理装置、７−１……第１のタグ部、
７−２……第２のタグ部、８……データ部、９な
いし１２……ポート、１３……優先選択回路、１
４……バンク・ビジー制御部、１５と１６……レ
ジスタ、１７……パイプライン、１８……中央処
理装置及びチヤネル処理装置に対するインタフエ
ース制御部、１９……第２のタグ部のRAM、２
０……一致検出回路、２１……セレクタ、２２…
…バツフア無効化キユー、２３……キユー制御
部、２４……中央処理装置５−１に対する第２の
タグ部、BIR０ないしBIAR……レジスタ、
MCH……一致化フラグ、RDAT２……レジス
タ、２５……減算回路、２６……（＋１）回路、
２７……加算回路、２８と２９……Ｄフリツプ・
フロツプ、３０……SRフリツプ・フロツプ、３
１……AND回路、３２……OR回路、３３……
NOR回路、３４……レジスタ。
す図、第２図は中央処理装置の主記憶書込アドレ
スが或る一定時間以内に処理されないとその順序
が他の中央処理装置に正しく伝わらないというバ
ツフア無効化アドレスの伝播例を示す図、第３図
は中央処理装置の主記憶書込順序が他の中央処理
装置に正しく伝わることを保障するためのインタ
フエース及び処理規約を示す図、第４図は第１図
の記憶制御装置の特にバツフア無効化アドレス伝
播部分に注目した論理構成図、第５図は中央処理
装置に対するバツフア無効化アドレス伝播の時間
監視回路の１例を示す図である。 １−０ないし１−３……主記憶ユニツト、２−
０と２−１……記憶制御装置、３−０と３−１…
…サービス・プロセツサ、４−０と４−１……シ
ステム・コンソール・インタフエース、５−０な
いし５−３……中央処理装置、６−０と６−１…
…チヤネル処理装置、７−１……第１のタグ部、
７−２……第２のタグ部、８……データ部、９な
いし１２……ポート、１３……優先選択回路、１
４……バンク・ビジー制御部、１５と１６……レ
ジスタ、１７……パイプライン、１８……中央処
理装置及びチヤネル処理装置に対するインタフエ
ース制御部、１９……第２のタグ部のRAM、２
０……一致検出回路、２１……セレクタ、２２…
…バツフア無効化キユー、２３……キユー制御
部、２４……中央処理装置５−１に対する第２の
タグ部、BIR０ないしBIAR……レジスタ、
MCH……一致化フラグ、RDAT２……レジス
タ、２５……減算回路、２６……（＋１）回路、
２７……加算回路、２８と２９……Ｄフリツプ・
フロツプ、３０……SRフリツプ・フロツプ、３
１……AND回路、３２……OR回路、３３……
NOR回路、３４……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置と、 主記憶装置と、 中央処理装置の主記憶装置へのアクセスを制御
する記憶制御装置と を具備し、且つ 各中央処理装置が、記憶制御装置から送られて
来るバツフア無効化アドレスを記憶するバツフア
無効化スタツクを有し、 記憶制御装置が、中央処理装置毎に、対応する
中央処理装置の第１のタグ部に記憶される情報と
同じ情報を保持する第２のタグ部と、主記憶アク
セス要求と第２のタグ部の内容とに基づいてバツ
フア無効化アドレスを生成するバツフア無効化ア
ドレス生成手段と、バツフア無効化アドレス生成
手段によつて生成されたバツフア無効化アドレス
を記憶するバツフア無効化キユーとを有し、対応
する中央処理装置からのバツフア無効化スタツ
ク・ビジー信号がオンでないことを条件として対
応するバツフア無効化キユー中のバツフア無効化
アドレスを対応する中央処理装置に送出するよう
に構成されている 計算機システムにおいて、 記憶制御装置の中に、各中央処理装置毎に、対
応するバツフア無効化キユー中のバツフア無効化
アドレスの個数と対応する中央処理装置からのバ
ツフア無効化スタツク・ビジー信号とに基づいて
記憶制御装置内でのバツフア無効化アドレス伝播
時間が一定値を越えているか否かを調べ、一定値
を越えた場合にはロード・アクセスのキヤンセル
を指示するキヤンセル信号を対応する中央処理装
置に送出する監視手段を設けると共に、 各中央処理装置を、ロード・アクセスのキヤン
セルを指示するキヤンセル信号を受け取つた時に
ロード・アクセス要求を出しておれば、そのデー
タを使用せず、キヤツシユへの登録も行わず、同
一のロード・アクセス要求を再び記憶制御装置に
送るように構成した ことを特徴とする主記憶書込順序制御方式。 ２ 中央処理装置毎の監視手段が、対応するバツ
フア無効化キユー中のバツフア無効化アドレスの
個数を計算する計算手段と、対応する中央処理装
置から送られて来るオンのバツフア無効化スタツ
ク・ビジー信号の継続時間を計数するカウンタ
と、上記計算手段の出力とカウンタの出力を加算
する加算手段と、加算手段の加算結果が一定値を
こえた時にキヤンセル信号を対応する中央処理装
置に送る手段とを具備する ことを特徴とする特許請求の範囲第１項記載の主
記憶書込順序制御方式。 ３ 中央処理装置毎の監視手段が、対応するバツ
フア無効化キユーが空でない状態の下で上記バツ
フア無効化スタツク・ビジー信号が２度オンにな
つた時にキヤンセル信号を対応する中央処理装置
に送る手段を具備する ことを特徴とする特許請求の範囲第２項記載の主
記憶書込順序制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247759A JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247759A JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107351A JPS62107351A (ja) | 1987-05-18 |
| JPH0452978B2 true JPH0452978B2 (ja) | 1992-08-25 |
Family
ID=17168238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247759A Granted JPS62107351A (ja) | 1985-11-05 | 1985-11-05 | 主記憶書込順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107351A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4327238B2 (ja) * | 2006-02-28 | 2009-09-09 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420295B2 (ja) * | 1973-12-24 | 1979-07-21 | ||
| JPS605359A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | バツフア記憶装置制御方式 |
-
1985
- 1985-11-05 JP JP60247759A patent/JPS62107351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62107351A (ja) | 1987-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |