JPH0453456B2 - - Google Patents
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- JPH0453456B2 JPH0453456B2 JP61048846A JP4884686A JPH0453456B2 JP H0453456 B2 JPH0453456 B2 JP H0453456B2 JP 61048846 A JP61048846 A JP 61048846A JP 4884686 A JP4884686 A JP 4884686A JP H0453456 B2 JPH0453456 B2 JP H0453456B2
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- JP
- Japan
- Prior art keywords
- reference voltage
- comparator
- voltage
- bias voltage
- comparison
- Prior art date
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Description
【発明の詳細な説明】
〔概要〕
並列比較形Ａ−Ｄ変換器のリフアレンス調整方
法であつて、高周波帯域のアナログ信号をデイジ
タル信号に変換する場合に問題となるコード遷移
不確実性による変換データの歪を、低周波の微分
直線性調整と近似的になるような調整が可能とな
る調整方法について開示されている。
法であつて、高周波帯域のアナログ信号をデイジ
タル信号に変換する場合に問題となるコード遷移
不確実性による変換データの歪を、低周波の微分
直線性調整と近似的になるような調整が可能とな
る調整方法について開示されている。
本発明はＡ−Ｄ変換器の微分直線性の調整に際
し、コード遷移不確実性の影響を考慮した調整が
可能な方法に関するもので、さらに詳しく言えば
高周波のＡ−Ｄ変換に際して問題となるコード遷
移不確実性を、予め微小振幅の高周波信号の重畳
した信号を使用し比較器出力がデユーテイ比50％
になるように基準電圧を設定することにより高周
波領域の微分直線性が良い調整を可能とした方法
に関するものである。
し、コード遷移不確実性の影響を考慮した調整が
可能な方法に関するもので、さらに詳しく言えば
高周波のＡ−Ｄ変換に際して問題となるコード遷
移不確実性を、予め微小振幅の高周波信号の重畳
した信号を使用し比較器出力がデユーテイ比50％
になるように基準電圧を設定することにより高周
波領域の微分直線性が良い調整を可能とした方法
に関するものである。
Ａ−Ｄ変換器の鍵となる回路は、比較回路であ
りMOS技術を使つた比較回路では８ビツトＡ−
Ｄ変換器で、約35Mサンプル／秒の変換速度を持
つ物が一般化されており、サフアイア絶縁基板を
使用した６ビツト並列比較Ａ−Ｄ変換器では40M
サンプル／秒まで動作するものも実用化に達して
しる。
りMOS技術を使つた比較回路では８ビツトＡ−
Ｄ変換器で、約35Mサンプル／秒の変換速度を持
つ物が一般化されており、サフアイア絶縁基板を
使用した６ビツト並列比較Ａ−Ｄ変換器では40M
サンプル／秒まで動作するものも実用化に達して
しる。
しかし、さらに高周波領域のＡ−Ｄ変換器を実
現するにあたり、比較回路の特性による変換デー
タの歪を補正する回路が要望されている。
現するにあたり、比較回路の特性による変換デー
タの歪を補正する回路が要望されている。
〔従来の技術〕
並列比較形Ａ−Ｄ変換回路は、量子レベルに対
応した数だけ比較器を設置し、アナログ入力電圧
とこれら各量子化レベルを並列比較し、どのレベ
ルの比較器が動作したかによつてデイジタル出力
を得る方式であり、極めて高速変換動作が可能な
Ａ−Ｄ変換回路である。
応した数だけ比較器を設置し、アナログ入力電圧
とこれら各量子化レベルを並列比較し、どのレベ
ルの比較器が動作したかによつてデイジタル出力
を得る方式であり、極めて高速変換動作が可能な
Ａ−Ｄ変換回路である。
しかし比較器の出力が１→０または０→１に変
化する変換速度等の特性の違いにより高周波にな
るほどコード遷移不確実性の領域が広くなり、ア
ナログ入力に対して正確に対応したデイジタル変
換ができなくなるといつた問題点がある。
化する変換速度等の特性の違いにより高周波にな
るほどコード遷移不確実性の領域が広くなり、ア
ナログ入力に対して正確に対応したデイジタル変
換ができなくなるといつた問題点がある。
上記の問題点に関してはMOS技術の発展と絶
縁基板にサフアイアを使用するといつた方法で回
路の高速化を計り、コード遷移不確実性を小さく
し順次に高周波領域に対するＡ−Ｄ変換器も実用
化されつつあるが、これとても使用可能な高周波
には限界がある。
縁基板にサフアイアを使用するといつた方法で回
路の高速化を計り、コード遷移不確実性を小さく
し順次に高周波領域に対するＡ−Ｄ変換器も実用
化されつつあるが、これとても使用可能な高周波
には限界がある。
本発明はこのような点にかんがみて創作された
もので、従来の比較器を使用したＡ−Ｄ変換回路
に簡易な回路を付加することにより、微分直線性
の良い高周波領域の変換を可能とするリフアレン
ス調整回路を提供することを目的としている。
もので、従来の比較器を使用したＡ−Ｄ変換回路
に簡易な回路を付加することにより、微分直線性
の良い高周波領域の変換を可能とするリフアレン
ス調整回路を提供することを目的としている。
上記目的は第１図の本発明によるリフアレンス
調整方法の原理ブロツク図に示す如く、基準電圧
発生回路１、その出力電圧を分割して比較器に比
較基準電圧を与えるための基準電圧調整器群２、
入力アナログ信号と比較基準電圧とを比較する量
子化レベルに対応する数の比較器３より構成さ
れ、基準電圧調整器群は比較器の数に等しくかつ
比較器に印可する比較基準電圧を微細に調整し得
る同一抵抗値の可変抵抗器を備え、入力アナログ
信号に対し、終端抵抗及び切換器４を介しいずれ
かが直列に接続される実使用時バイアス電圧源５
及び電圧値可変の調整時バイアス電圧源６が設け
られ、Ａ−Ｄ変換器の調整時には、実使用時のバ
イアス電圧のもとで、比較器群中の１個の比較器
において、その基準電圧に対し１と０の反転に必
要な最小レベルとなるように正弦波の調整用アナ
ログ入力信号のレベルを設定し、続いて調整時バ
イアス電圧源より調整されるべき比較器に対し、
対応したバイアス電圧が与えられ、かかるバイア
ス電圧のもとで比較器出力がデユーテイ比50％と
なるような比較基準電圧を発生するため基準電圧
調整器群中の対応する可変抵抗器が調整されるこ
とを特徴とする並列比較形Ａ−Ｄ変換器のリフア
レンス調整方法によつて達成される。
調整方法の原理ブロツク図に示す如く、基準電圧
発生回路１、その出力電圧を分割して比較器に比
較基準電圧を与えるための基準電圧調整器群２、
入力アナログ信号と比較基準電圧とを比較する量
子化レベルに対応する数の比較器３より構成さ
れ、基準電圧調整器群は比較器の数に等しくかつ
比較器に印可する比較基準電圧を微細に調整し得
る同一抵抗値の可変抵抗器を備え、入力アナログ
信号に対し、終端抵抗及び切換器４を介しいずれ
かが直列に接続される実使用時バイアス電圧源５
及び電圧値可変の調整時バイアス電圧源６が設け
られ、Ａ−Ｄ変換器の調整時には、実使用時のバ
イアス電圧のもとで、比較器群中の１個の比較器
において、その基準電圧に対し１と０の反転に必
要な最小レベルとなるように正弦波の調整用アナ
ログ入力信号のレベルを設定し、続いて調整時バ
イアス電圧源より調整されるべき比較器に対し、
対応したバイアス電圧が与えられ、かかるバイア
ス電圧のもとで比較器出力がデユーテイ比50％と
なるような比較基準電圧を発生するため基準電圧
調整器群中の対応する可変抵抗器が調整されるこ
とを特徴とする並列比較形Ａ−Ｄ変換器のリフア
レンス調整方法によつて達成される。
基準電圧発生回路１の出力電圧を比較器群３の
比較基準電圧の最大VHと最低VLの差電圧をフル
スケール電圧VFSとし、ＸビツトＡ−Ｄ変換器の
場合にはフルスケール電圧VFSをVFS／2Xの刻みで
分圧し、各分圧電圧を2X−１個の比較器の比較基
準電圧となるように基準電圧調整器群２の抵抗器
が付設されている。
比較基準電圧の最大VHと最低VLの差電圧をフル
スケール電圧VFSとし、ＸビツトＡ−Ｄ変換器の
場合にはフルスケール電圧VFSをVFS／2Xの刻みで
分圧し、各分圧電圧を2X−１個の比較器の比較基
準電圧となるように基準電圧調整器群２の抵抗器
が付設されている。
基準電圧調整器群２の個々の抵抗器はそれぞれ
同一の抵抗値を有するものであるが、これらの抵
抗器はそれぞれ可変抵抗器であつて、個々の比較
器に印加する比較基準電圧を微細に調整ができる
ようになつている。
同一の抵抗値を有するものであるが、これらの抵
抗器はそれぞれ可変抵抗器であつて、個々の比較
器に印加する比較基準電圧を微細に調整ができる
ようになつている。
調整方法は調整用入力信号として正弦波の調整
用アナログ入力信号を使用し、１つの比較器が感
動するのに必要な微小信号レベルに調整し、バイ
アス切り替え器４によりアナログ入力回路に調整
時のバイアス電圧６を重畳したのち、比較器群３
のビツト出力のデユテイ比を50％になるように、
基準電圧調整器群２を構成する可変抵抗器を微細
に調整して比較基準電圧を設定する方式で行われ
る。
用アナログ入力信号を使用し、１つの比較器が感
動するのに必要な微小信号レベルに調整し、バイ
アス切り替え器４によりアナログ入力回路に調整
時のバイアス電圧６を重畳したのち、比較器群３
のビツト出力のデユテイ比を50％になるように、
基準電圧調整器群２を構成する可変抵抗器を微細
に調整して比較基準電圧を設定する方式で行われ
る。
第２図は本発明の一実施例であつて、比較器と
して高速コンパレータC1〜C7を用い、基準電圧
調整器としては100Ωの可変抵抗器RV1〜RV7を
直列に接続した回路で構成された３ビツトのＡ−
Ｄ変換器である。
して高速コンパレータC1〜C7を用い、基準電圧
調整器としては100Ωの可変抵抗器RV1〜RV7を
直列に接続した回路で構成された３ビツトのＡ−
Ｄ変換器である。
また本回路において抵抗R1とR2は50Ωを使用
しており、各可変抵抗器を中央に設定することに
より、ほぼ均等間隔の比較基準電圧を得ることが
できるようになつている。
しており、各可変抵抗器を中央に設定することに
より、ほぼ均等間隔の比較基準電圧を得ることが
できるようになつている。
終端抵抗７と接地との間に実使用時のバイアス
電圧とし−1.3Vを設定し、調整時のバイアス電
圧としては−1.7V〜−0.9Vまで可変できる電源
を用いている。
電圧とし−1.3Vを設定し、調整時のバイアス電
圧としては−1.7V〜−0.9Vまで可変できる電源
を用いている。
この回路による微分直線性の調整は次の手順に
より行われる。
より行われる。
バイアス切り替え器４を実使用時のバイアス
電圧５に設定する。
電圧５に設定する。
調整に適した正弦波の調整用アナログ入力の
信号レベルを設定する。
信号レベルを設定する。
設定の条件は、比較器群３のうち例えば４番
目の比較基準電圧が設定されている比較器C4
が、１→０および０→１に反転するのに必要な
最小レベルとする。この時必要であれば、４番
目の基準電圧調整器R4を調整する。
目の比較基準電圧が設定されている比較器C4
が、１→０および０→１に反転するのに必要な
最小レベルとする。この時必要であれば、４番
目の基準電圧調整器R4を調整する。
バイアス切り替え器４を調整時のバイアス電
圧６に切り替える。
圧６に切り替える。
調整するいずれか一つの比較器に印加される
基準電圧に、調整時のバイアス電圧６の電圧
を、例えば比較器群３の１番目の比較器C1に
は−0.9V、２番目比較器C2には−1.0V……７
番目であれば−1.5Vのように設定する。
基準電圧に、調整時のバイアス電圧６の電圧
を、例えば比較器群３の１番目の比較器C1に
は−0.9V、２番目比較器C2には−1.0V……７
番目であれば−1.5Vのように設定する。
により設定した比較器の１→０反転が直視
できる出力のビツトのデユテイ比が50％の
“１”，“０”信号が得られるように、基準電圧
調整器２の電圧を調整する。
できる出力のビツトのデユテイ比が50％の
“１”，“０”信号が得られるように、基準電圧
調整器２の電圧を調整する。
第３図は上記のデユテイ比調整回路の説明図で
ある。第３図においてＡは調整回路の一例であり
図中の比較器C2は第２図の一実施例の比較器C2
の個所を抜粋したものであり、従つて調整時のバ
イアス電圧６は−1.0Vに設定されている。
ある。第３図においてＡは調整回路の一例であり
図中の比較器C2は第２図の一実施例の比較器C2
の個所を抜粋したものであり、従つて調整時のバ
イアス電圧６は−1.0Vに設定されている。
Ａの調整回路に、Ｂの比較器入力として正弦波
のアナログ信号B1が入力されると、Ｃのビツト
出力としてC1のようなビツト出力が得られる。
のアナログ信号B1が入力されると、Ｃのビツト
出力としてC1のようなビツト出力が得られる。
このビツト出力C1の波形のうち、TW1はハイレ
ベル域のまたTW2はローレベル域の比較的に安定
したビツト出力部を図示したものであり、ａは出
力部の不安定な領域を図示したもので、このａの
領域をコード遷移不確実部と呼称されている。
ベル域のまたTW2はローレベル域の比較的に安定
したビツト出力部を図示したものであり、ａは出
力部の不安定な領域を図示したもので、このａの
領域をコード遷移不確実部と呼称されている。
また、このTW1またはTW2とａを含めたビツト
出力域に対する、安定したビツト出力部の占有比
率をデユテイ比と呼称しており１：１の場合を50
％と定義されている。
出力域に対する、安定したビツト出力部の占有比
率をデユテイ比と呼称しており１：１の場合を50
％と定義されている。
今、比較器C2にアナログ信号B1と同じのアナ
ログ信号B2が入力され、C2のビツト出力が得ら
れた場合、TW1のデユーテイ比は50％以上とな
り、TW2のデユテイ比は50％以下となる。この場
合にTW1とTW2のデユテイ比がそれぞ50％となる
ように基準電圧調整回路の可変抵抗器RV2を調整
することによりC3のビツト出力が得られる。
ログ信号B2が入力され、C2のビツト出力が得ら
れた場合、TW1のデユーテイ比は50％以上とな
り、TW2のデユテイ比は50％以下となる。この場
合にTW1とTW2のデユテイ比がそれぞ50％となる
ように基準電圧調整回路の可変抵抗器RV2を調整
することによりC3のビツト出力が得られる。
他の比較器に対してもそれぞれ，の調整
を順次に実施する。
を順次に実施する。
比較器群３を構成する比較器C1〜C7につい
て上記の調整が終了すると、バイアス切り替え
器４を実使用時のバイアス電圧５に切り替え使
用状態として待機する。
て上記の調整が終了すると、バイアス切り替え
器４を実使用時のバイアス電圧５に切り替え使
用状態として待機する。
上記の手順で調整を行う本発明の回路を用いる
ことにより、高周波領域においてコード遷移不確
実性の影響を考慮した調整が可能となり、高周波
領域の変換特性の改良された歪の少ないＡ−Ｄ変
換が可能となる。
ことにより、高周波領域においてコード遷移不確
実性の影響を考慮した調整が可能となり、高周波
領域の変換特性の改良された歪の少ないＡ−Ｄ変
換が可能となる。
以上のべてきたように、本発明によれば、極め
て簡易な回路構成と調整方法で、高周波領域にお
ける特性が改良されたＡ−Ｄ変換器を提供するこ
とができ、実用的には極めて有用である。
て簡易な回路構成と調整方法で、高周波領域にお
ける特性が改良されたＡ−Ｄ変換器を提供するこ
とができ、実用的には極めて有用である。
第１図は本発明のリフアレンス調整回路の原理
ブロツク図、第２図は本発明の一実施例を示す回
路図、第３図はデユテイ比調整の説明図である。 第１図において、１は基準電圧発生回路、２は
基準電圧調整器群、３は比較器群、４はバイアス
切り替え器、５は実使用時のバイアス電圧、６は
調整時のバイアス電圧、７は終端抵抗である。
ブロツク図、第２図は本発明の一実施例を示す回
路図、第３図はデユテイ比調整の説明図である。 第１図において、１は基準電圧発生回路、２は
基準電圧調整器群、３は比較器群、４はバイアス
切り替え器、５は実使用時のバイアス電圧、６は
調整時のバイアス電圧、７は終端抵抗である。
Claims (1)
- １ 基準電圧発生回路１、その出力電圧を分割し
て比較器に比較基準電圧を与えるための基準電圧
調整器群２、入力アナログ信号と比較基準電圧と
を比較する量子比レベルに対応する数の比較器３
より構成され、基準電圧調整器群は比較器の数に
等しくかつ比較器に印可する比較基準電圧を微細
に調整し得る同一抵抗値の可変抵抗器を備え、入
力アナログ信号に対し、終端抵抗及び切換器４を
介しいずれかが直列に接続される実使用時バイア
ス電圧源５及び電圧値可変の調整時バイアス電圧
源６が設けられ、Ａ−Ｄ変換器の調整時には、実
使用時のバイアス電圧のもとで、比較器群中の１
個の比較器において、その基準電圧に対し１と０
の反転に必要な最小レベルとなるように正弦波の
調整用アナログ入力信号のレベルを設定し、続い
て調整時バイアス電圧源より調整されるべき比較
器に対し、対応したバイアス電圧が与えられ、か
かるバイアス電圧のもとで比較器出力がデユーテ
イ比50％となるような比較基準電圧を発生するた
め基準電圧調整器群中の対応する可変抵抗器が調
整されることを特徴とする並列比較形Ａ−Ｄ変換
器のリフアレンス調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4884686A JPS62204616A (ja) | 1986-03-05 | 1986-03-05 | 並列比較形ａ―ｄ変換器のリファレンス調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4884686A JPS62204616A (ja) | 1986-03-05 | 1986-03-05 | 並列比較形ａ―ｄ変換器のリファレンス調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204616A JPS62204616A (ja) | 1987-09-09 |
| JPH0453456B2 true JPH0453456B2 (ja) | 1992-08-26 |
Family
ID=12814623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4884686A Granted JPS62204616A (ja) | 1986-03-05 | 1986-03-05 | 並列比較形ａ―ｄ変換器のリファレンス調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204616A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2704325B2 (ja) * | 1991-07-16 | 1998-01-26 | 松下電器産業株式会社 | アナログ・ディジタル変換器 |
| JP2772727B2 (ja) * | 1991-07-16 | 1998-07-09 | 松下電器産業株式会社 | アナログ・ディジタル変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0062081B1 (de) * | 1981-04-03 | 1985-03-20 | Deutsche ITT Industries GmbH | Parallel-Analog-Digital-Wandler |
-
1986
- 1986-03-05 JP JP4884686A patent/JPS62204616A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204616A (ja) | 1987-09-09 |
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