JPH0454983B2 - - Google Patents
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- JPH0454983B2 JPH0454983B2 JP57168829A JP16882982A JPH0454983B2 JP H0454983 B2 JPH0454983 B2 JP H0454983B2 JP 57168829 A JP57168829 A JP 57168829A JP 16882982 A JP16882982 A JP 16882982A JP H0454983 B2 JPH0454983 B2 JP H0454983B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- high concentration
- type
- concentration impurity
- conductivity type
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はI2Lと通常のバイポーラ回路からなる
リニア回路が共存する半導体装置に関する。
リニア回路が共存する半導体装置に関する。
I2Lは通常のバイポーラトランジスタとはエミ
ツタとコレクタの配置を逆にしたいわゆる逆構造
バーテイカルトランジスタからなるインバータ
と、このインバータのベースをコレクタとし、前
記バーテイカルトランジスタと相補型のラテラル
トランジスタからなるインジエクタとを有する論
理素子である。このI2Lは低消費電力で高速動作
が可能であり、かつ高集積化に適した構造を有す
ることから注目されており、他のバイポーラトラ
ンジスタと同時に容易に同一チツプ上に集積でき
ることも知られている。
ツタとコレクタの配置を逆にしたいわゆる逆構造
バーテイカルトランジスタからなるインバータ
と、このインバータのベースをコレクタとし、前
記バーテイカルトランジスタと相補型のラテラル
トランジスタからなるインジエクタとを有する論
理素子である。このI2Lは低消費電力で高速動作
が可能であり、かつ高集積化に適した構造を有す
ることから注目されており、他のバイポーラトラ
ンジスタと同時に容易に同一チツプ上に集積でき
ることも知られている。
ところで、チツプ上にI2Lのみを形成する場合、
素子特性を考慮に入れなければI2L相互間の素子
分離は不要であり、例えば第１図に示す構造を有
している。
素子特性を考慮に入れなければI2L相互間の素子
分離は不要であり、例えば第１図に示す構造を有
している。
第１図中１はN+型シリコン基板であり、この
N+型シリコン基板１上にはＮ型エピタキシヤル
層からなり、PNPラテラルトランジスタのベー
ス領域を兼ねるNPNバーテイカルトランジスタ
のエミツタ領域２が形成されている。このエミツ
タ領域２は全回路について共通である。このエミ
ツタ領域２内にはインジエクタ領域３及びPNP
トランジスタのコレクタ領域を兼ねるNPNトラ
ンジスタのベース領域４が夫々形成されている。
このベース領域４内にはNPNトランジスタのコ
レクタ領域５1，５2が形成されている。前記イン
ジエクタ領域３上にはインジエクタ電極が形成さ
れ、ベース領域４上にはベース電極が形成されて
入力となり、コレクタ領域５1，５2上にはコレク
タ電極が形成されて出力となる。以上のエミツタ
領域２、インジエクタ領域３、ベース領域４及び
コレクタ領域５1，５2によりI2Lの主要部が構成
されている。更に、前記エミツタ領域２内には
I2Lの主要部を取り囲むN+型高濃度不純物領域６
が形成されている。
N+型シリコン基板１上にはＮ型エピタキシヤル
層からなり、PNPラテラルトランジスタのベー
ス領域を兼ねるNPNバーテイカルトランジスタ
のエミツタ領域２が形成されている。このエミツ
タ領域２は全回路について共通である。このエミ
ツタ領域２内にはインジエクタ領域３及びPNP
トランジスタのコレクタ領域を兼ねるNPNトラ
ンジスタのベース領域４が夫々形成されている。
このベース領域４内にはNPNトランジスタのコ
レクタ領域５1，５2が形成されている。前記イン
ジエクタ領域３上にはインジエクタ電極が形成さ
れ、ベース領域４上にはベース電極が形成されて
入力となり、コレクタ領域５1，５2上にはコレク
タ電極が形成されて出力となる。以上のエミツタ
領域２、インジエクタ領域３、ベース領域４及び
コレクタ領域５1，５2によりI2Lの主要部が構成
されている。更に、前記エミツタ領域２内には
I2Lの主要部を取り囲むN+型高濃度不純物領域６
が形成されている。
上述したI2Lは以下のような欠点を有する。す
なわち、NPNバーテイカルトランジスタを逆方
向動作させるため、N+型高濃度不純物領域６に
よりNPNトランジスタのベース電流を低減して
電流増幅率の増大を図つているものの、より電流
増幅率を大きくすることが困難である。また、エ
ミツタ領域２に小数キヤリアが蓄積されやすいか
ら、より一層の高速化に対する障害となつてい
る。
なわち、NPNバーテイカルトランジスタを逆方
向動作させるため、N+型高濃度不純物領域６に
よりNPNトランジスタのベース電流を低減して
電流増幅率の増大を図つているものの、より電流
増幅率を大きくすることが困難である。また、エ
ミツタ領域２に小数キヤリアが蓄積されやすいか
ら、より一層の高速化に対する障害となつてい
る。
上記欠点を解消するために、第２図に示す如
く、第１図のN+型高濃度不純物領域６の代わり
に、酸化膜７によりI2Lゲートを取り囲んだ構造
のものが知られている。
く、第１図のN+型高濃度不純物領域６の代わり
に、酸化膜７によりI2Lゲートを取り囲んだ構造
のものが知られている。
こうした構造によれば、I2Lゲートの横方向に
電流がもれることなく、隣接ゲート間の電気的分
離が十分に行われると同時にベース電流が低減す
ることから上方向電流増幅率を大きくすることが
できる。また、NPNトランジスタのエミツタ−
ベース容量が低減すると同時に、ベース領域４側
面における少数キヤリアの蓄積が低減することか
らスイツチングスピードが速くなる。
電流がもれることなく、隣接ゲート間の電気的分
離が十分に行われると同時にベース電流が低減す
ることから上方向電流増幅率を大きくすることが
できる。また、NPNトランジスタのエミツタ−
ベース容量が低減すると同時に、ベース領域４側
面における少数キヤリアの蓄積が低減することか
らスイツチングスピードが速くなる。
ところで、第１図及び第２図図示の構造のもの
は通常のバイポーラトランジスタからなるリニア
回路を同時に形成できないため回路構成の応用範
囲が非常に限定されるという欠点がある。
は通常のバイポーラトランジスタからなるリニア
回路を同時に形成できないため回路構成の応用範
囲が非常に限定されるという欠点がある。
すなわち、I2Lとリニア回路とを同一チツプ上
に形成するには、再びNPNバーテイカルトラン
ジスタとPNPラテラルトランジスタからなるI2L
で説明すると、Ｐ型シリコン基板表面に部分的に
N+型埋込み領域を形成し、Ｎ型エピタキシヤル
層を成長させた後、P+型アイソレーシヨン領域
を形成して、前記Ｎ型エピタキシヤル層をI2Lが
形成される島領域とリニア回路が形成される島領
域とに分離する必要がある。
に形成するには、再びNPNバーテイカルトラン
ジスタとPNPラテラルトランジスタからなるI2L
で説明すると、Ｐ型シリコン基板表面に部分的に
N+型埋込み領域を形成し、Ｎ型エピタキシヤル
層を成長させた後、P+型アイソレーシヨン領域
を形成して、前記Ｎ型エピタキシヤル層をI2Lが
形成される島領域とリニア回路が形成される島領
域とに分離する必要がある。
こうした構造の半導体装置におけるI2Lが形成
される島領域を第３図に示す。
される島領域を第３図に示す。
第３図中１１はＰ型シリコン基板であり、この
Ｐ型シリコン基板１１には選択的にN+型埋込み
領域１２が形成されている。このN+型埋込み領
域１２が形成された基板１１上には第２図と同様
にＮ型エピタキシヤル層からなるNPNトランジ
スタのエミツタ領域１３、インジエクタ領域１
４、PNPトランジスタのベース領域１５及びコ
レクタ領域１６1，１６2が形成され、更にこれら
を酸化膜１７が取り囲んでいる。なお、リニア回
路は、前記基板１１に達する図示しないP+型ア
イソレーシヨン領域によつて分離された、第３図
図示の島領域とは別の島領域に形成される。
Ｐ型シリコン基板１１には選択的にN+型埋込み
領域１２が形成されている。このN+型埋込み領
域１２が形成された基板１１上には第２図と同様
にＮ型エピタキシヤル層からなるNPNトランジ
スタのエミツタ領域１３、インジエクタ領域１
４、PNPトランジスタのベース領域１５及びコ
レクタ領域１６1，１６2が形成され、更にこれら
を酸化膜１７が取り囲んでいる。なお、リニア回
路は、前記基板１１に達する図示しないP+型ア
イソレーシヨン領域によつて分離された、第３図
図示の島領域とは別の島領域に形成される。
しかし、第３図に示す如く、I2Lとリニア回路
を同一チツプ上に集積してなる複合集積回路で
I2Lゲートを誘電体で取り囲んだ構造の半導体装
置においては、I2L設計マージン上新たに以下の
ような不利な点が生じる。
を同一チツプ上に集積してなる複合集積回路で
I2Lゲートを誘電体で取り囲んだ構造の半導体装
置においては、I2L設計マージン上新たに以下の
ような不利な点が生じる。
上述したリニア回路と共存するI2Lにおいて、
エミツタ電位は金属配線によつてバイアスされる
のではなく、N+型埋込み領域１２によりバイア
スされる。ところが、N+型埋込み領域１２のシ
ート抵抗値は通常10〜20Ω／□と比較的高く、
I2Lゲートを大規模に集積した場合、各ゲートの
エミツタ電流により、前記N+型埋込み領域１２
に電位匂配が生じる。このため、各ゲート間でエ
ミツタ電位に差異が生じ、各ゲートに均等なイン
ジエクタ電流が注入されなくなつて誤動作を起こ
し易いという欠点がある。こうした欠点をN+型
埋込込み領域１２の不純物濃度を高くして低抵抗
化することにより解決しようとすると、この領域
上に形成されるＮ型エピタキシヤル層の欠陥密度
が高くなり、I2Lゲートの歩留り低下を招くため
の有効な解決策とはならない。
エミツタ電位は金属配線によつてバイアスされる
のではなく、N+型埋込み領域１２によりバイア
スされる。ところが、N+型埋込み領域１２のシ
ート抵抗値は通常10〜20Ω／□と比較的高く、
I2Lゲートを大規模に集積した場合、各ゲートの
エミツタ電流により、前記N+型埋込み領域１２
に電位匂配が生じる。このため、各ゲート間でエ
ミツタ電位に差異が生じ、各ゲートに均等なイン
ジエクタ電流が注入されなくなつて誤動作を起こ
し易いという欠点がある。こうした欠点をN+型
埋込込み領域１２の不純物濃度を高くして低抵抗
化することにより解決しようとすると、この領域
上に形成されるＮ型エピタキシヤル層の欠陥密度
が高くなり、I2Lゲートの歩留り低下を招くため
の有効な解決策とはならない。
上述したようにエミツタ電位に匂配が生じる現
象は、多かれ少なかれI2Lゲートを集積した場合
に不可避な問題であるが、第３図図示の如く、
I2Lゲートを誘電体で取り囲んだ場合により顕著
である。
象は、多かれ少なかれI2Lゲートを集積した場合
に不可避な問題であるが、第３図図示の如く、
I2Lゲートを誘電体で取り囲んだ場合により顕著
である。
一方、I2Lとリニア回路とが共存する半導体装
置でも、I2Lゲートを第３図図示の如く誘電体で
はなく、第１図と同様にN+型高濃度不純物領域
で取り囲んだ構造のものでは、エミツタ電位をバ
イアスする場合に、N+型高濃度不純物領域のシ
ート抵抗が通常数Ω／□以下と小さいことからエ
ミツタ電位を匂配が生じにくくなる。
置でも、I2Lゲートを第３図図示の如く誘電体で
はなく、第１図と同様にN+型高濃度不純物領域
で取り囲んだ構造のものでは、エミツタ電位をバ
イアスする場合に、N+型高濃度不純物領域のシ
ート抵抗が通常数Ω／□以下と小さいことからエ
ミツタ電位を匂配が生じにくくなる。
しかし、このようにI2LゲートをN+型高濃度不
純物領域で取り囲んだ構造のものでは、第１図の
説明で述べた電流増幅率を大きくすることが困難
であり、エミツタ領域に少数キヤリアが蓄積され
易く、高速化の障害となるという欠点が全く解消
されない。また、I2Lゲート間の分離領域の面積
が大きくなり、I2Lの集積度が低下してしまう。
純物領域で取り囲んだ構造のものでは、第１図の
説明で述べた電流増幅率を大きくすることが困難
であり、エミツタ領域に少数キヤリアが蓄積され
易く、高速化の障害となるという欠点が全く解消
されない。また、I2Lゲート間の分離領域の面積
が大きくなり、I2Lの集積度が低下してしまう。
本発明は上記事情に鑑みてなされたものであ
り、リニア回路と共存するI2Lの各ゲートに均等
なインジエクタ電流を注入でき、高性能化を達成
し得る半導体装置を提供することを目的とするも
のである。
り、リニア回路と共存するI2Lの各ゲートに均等
なインジエクタ電流を注入でき、高性能化を達成
し得る半導体装置を提供することを目的とするも
のである。
本発明の半導体装置は、第１導電型の半導体基
板と、該半導体基板に選択的に形成された第２導
電型の埋込み領域と、前記基板上に電気的に分離
して形成された第２導電型を有する複数の島状の
半導体層と、異なる島状の半導体層に夫々形成さ
れた複数のI2Lゲート及びリニア回路とからなる
半導体装置において、前記I2Lゲートを少なくと
も１つづつ誘電体で取り囲むとともに該誘電体下
に電気埋込み領域よりシート抵抗の低い第２導電
型の高濃度不純物領域を形成したことを特徴とす
るものである。
板と、該半導体基板に選択的に形成された第２導
電型の埋込み領域と、前記基板上に電気的に分離
して形成された第２導電型を有する複数の島状の
半導体層と、異なる島状の半導体層に夫々形成さ
れた複数のI2Lゲート及びリニア回路とからなる
半導体装置において、前記I2Lゲートを少なくと
も１つづつ誘電体で取り囲むとともに該誘電体下
に電気埋込み領域よりシート抵抗の低い第２導電
型の高濃度不純物領域を形成したことを特徴とす
るものである。
上述した半導体装置においては、I2Lバーテイ
カルトランジスタのエミツタ電位は第２導電型の
高濃度不純物領域によつてバイアスされるが、こ
の領域は低抵抗であるので、電位匂配は生じにく
い。したがつて、各ゲート間でエミツタ電位の差
異は生じにくく、各ゲートに均等なインジエクタ
電流が注入される。
カルトランジスタのエミツタ電位は第２導電型の
高濃度不純物領域によつてバイアスされるが、こ
の領域は低抵抗であるので、電位匂配は生じにく
い。したがつて、各ゲート間でエミツタ電位の差
異は生じにくく、各ゲートに均等なインジエクタ
電流が注入される。
本発明において、第２導電型の高濃度不純物領
域のシート抵抗は10Ω／□以下であることが望ま
しい。これはシート抵抗が10Ω／□を超えると、
エミツタ電位を実質的にバイアスする層が第２導
電型の埋込み領域のみの場合と変わらなくなり、
エミツタ電位匂配が大きくなつて誤動作を生じや
すくなるからである。本発明の効果を実効的にす
るためには第２導電型の高濃度不純物領域のシー
ト抵抗が第２導電型の埋込み領域のシート抵抗よ
り小さい必要がある。
域のシート抵抗は10Ω／□以下であることが望ま
しい。これはシート抵抗が10Ω／□を超えると、
エミツタ電位を実質的にバイアスする層が第２導
電型の埋込み領域のみの場合と変わらなくなり、
エミツタ電位匂配が大きくなつて誤動作を生じや
すくなるからである。本発明の効果を実効的にす
るためには第２導電型の高濃度不純物領域のシー
ト抵抗が第２導電型の埋込み領域のシート抵抗よ
り小さい必要がある。
以下、本発明の実施例を第４図ａ〜ｃに示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、Ｐ型シリコン基板２１に選択的にSbを
拡散し、シート抵抗10〜20Ω／□のN+型埋込み
領域２２を形成した。次に、厚さ２〜3μｍ、比
抵抗１〜２ΩcmのＮ型エピタキシヤル層（PNP
ラテラルトランジスタのベース領域を兼ねる
NPNバーテイカルトランジスタのエミツタ領域）
２３を形成した。つづいて、選択的にＰ型不純物
を拡散させて前記基板２１に達する図示しない
P+型アイソレーシヨン領域を形成し、前記Ｎ型
エピタキシヤル層（エミツタ領域）２３をI2Lが
形成される島領域とリニア回路が形成される島領
域とに分離した。つづいて、I2Lが形成される島
領域のI2Lゲート分離領域に選択的にリンもしく
は砒素を拡散させ、深さ２〜3μｍ、シート抵抗
５〜６Ω／□のN+型高濃度不純物領域２４を形
成した。これと同時に図示しないリニア回路が形
成される島領域にバーテイカルNPNトランジス
タのコレクタコンタクト領域を形成した（第４図
ａ図示）。
拡散し、シート抵抗10〜20Ω／□のN+型埋込み
領域２２を形成した。次に、厚さ２〜3μｍ、比
抵抗１〜２ΩcmのＮ型エピタキシヤル層（PNP
ラテラルトランジスタのベース領域を兼ねる
NPNバーテイカルトランジスタのエミツタ領域）
２３を形成した。つづいて、選択的にＰ型不純物
を拡散させて前記基板２１に達する図示しない
P+型アイソレーシヨン領域を形成し、前記Ｎ型
エピタキシヤル層（エミツタ領域）２３をI2Lが
形成される島領域とリニア回路が形成される島領
域とに分離した。つづいて、I2Lが形成される島
領域のI2Lゲート分離領域に選択的にリンもしく
は砒素を拡散させ、深さ２〜3μｍ、シート抵抗
５〜６Ω／□のN+型高濃度不純物領域２４を形
成した。これと同時に図示しないリニア回路が形
成される島領域にバーテイカルNPNトランジス
タのコレクタコンタクト領域を形成した（第４図
ａ図示）。
次いで、選択酸化法に従い、I2Lゲート分離領
域に厚さ１〜1.5μｍの酸化膜２５を形成した（第
４図ｂ図示）。
域に厚さ１〜1.5μｍの酸化膜２５を形成した（第
４図ｂ図示）。
次いで、選択的にＰ型不純物を拡散させ、イン
ジエクタ領域２６及びPNPトランジスタのエミ
ツタ領域を兼ねるNPNトランジスタのベース領
域２７を形成した。これと同時にリニア回路が形
成される領域にもＰ型ベース領域を形成した。つ
づいて、Ｎ型不純物を選択的に拡散させ、前記ベ
ース領域２７内にNPNトランジスタのコレクタ
領域２８1，２８2を形成した。これと同時にリニ
ア回路が形成される領域にもN+エミツタ領域を
形成した。つづいて、全面にCVD−SiO2膜２９
を堆積した後、コンタクタホール３０…を開孔し
た。つづいて全面にAl膜を蒸着した後、パター
ニングして、インジエクタ電極３１、ベース電極
３２及びコレクタ電極３３1，３３2を形成した。
これと同時にリニア回路の各電極も形成した。以
上の工程によりI2Lとリニア回路とが共存する半
導体装置を製造した（第４図ｃ図示）。
ジエクタ領域２６及びPNPトランジスタのエミ
ツタ領域を兼ねるNPNトランジスタのベース領
域２７を形成した。これと同時にリニア回路が形
成される領域にもＰ型ベース領域を形成した。つ
づいて、Ｎ型不純物を選択的に拡散させ、前記ベ
ース領域２７内にNPNトランジスタのコレクタ
領域２８1，２８2を形成した。これと同時にリニ
ア回路が形成される領域にもN+エミツタ領域を
形成した。つづいて、全面にCVD−SiO2膜２９
を堆積した後、コンタクタホール３０…を開孔し
た。つづいて全面にAl膜を蒸着した後、パター
ニングして、インジエクタ電極３１、ベース電極
３２及びコレクタ電極３３1，３３2を形成した。
これと同時にリニア回路の各電極も形成した。以
上の工程によりI2Lとリニア回路とが共存する半
導体装置を製造した（第４図ｃ図示）。
上述した半導体装置はI2Lゲートを酸化膜２５
で取り囲むとともに、この酸化膜２５下にN+型
高濃度不純物領域２４を形成した構造となつてい
る。
で取り囲むとともに、この酸化膜２５下にN+型
高濃度不純物領域２４を形成した構造となつてい
る。
しかして、上記半導体装置によれば、NPNト
ランジスタのエミツタ領域２３の電位はN+型高
濃度不純物領域２４によつてバイアスされるが、
このN+型高濃度不純物領域２４のシート抵抗は
５〜６Ω／□と小さいので、各I2Lゲートのエミ
ツタ電流により電位匂配が生じにくい。したがつ
て、各ゲートのエミツタ領域２３の電位に差異が
生じにくく、各ゲートに均等なインジエクタ電流
が注入され、良好な動作特性を示す。また、I2L
ゲートを酸化膜２５で取り囲んでいるので電流増
幅率の向上及び高速化の達成という効果があるこ
とは勿論である。
ランジスタのエミツタ領域２３の電位はN+型高
濃度不純物領域２４によつてバイアスされるが、
このN+型高濃度不純物領域２４のシート抵抗は
５〜６Ω／□と小さいので、各I2Lゲートのエミ
ツタ電流により電位匂配が生じにくい。したがつ
て、各ゲートのエミツタ領域２３の電位に差異が
生じにくく、各ゲートに均等なインジエクタ電流
が注入され、良好な動作特性を示す。また、I2L
ゲートを酸化膜２５で取り囲んでいるので電流増
幅率の向上及び高速化の達成という効果があるこ
とは勿論である。
なお、N+型高濃度不純物領域２４はI2Lゲート
を１つづつ取り囲むように形成すればエミツタ電
位をバイアスする点では望ましいが、高集積化の
面では望ましくない。したがつて、素子特性と高
集積化とを考慮して複数個のI2Lゲートを取り囲
むように形成してもよい。たとえば、I2L領域の
多くを占める配線領域下にN+型高濃度不純物領
域２４を形成するようにすれば、高集積度を損な
うことなく、しかも、本発明の効果は十分に得ら
れる。
を１つづつ取り囲むように形成すればエミツタ電
位をバイアスする点では望ましいが、高集積化の
面では望ましくない。したがつて、素子特性と高
集積化とを考慮して複数個のI2Lゲートを取り囲
むように形成してもよい。たとえば、I2L領域の
多くを占める配線領域下にN+型高濃度不純物領
域２４を形成するようにすれば、高集積度を損な
うことなく、しかも、本発明の効果は十分に得ら
れる。
以上詳述した如く、本発明によれば、リニア回
路と共存するI2Lの各ゲートに均等なインジエク
タ電流を注入でき、高性能化を達成し得る半導体
装置を提供できるものである。
路と共存するI2Lの各ゲートに均等なインジエク
タ電流を注入でき、高性能化を達成し得る半導体
装置を提供できるものである。
第１図及び第２図は従来のI2Lを示す断面図、
第３図は従来のI2Lとリニア回路とが共存した半
導体装置の断面図、第４図ａ〜ｃは本発明の実施
例におけるI2Lとリニア回路とが共存した半導体
装置を得るための製造工程を示す断面図である。 ２１……Ｐ型シリコン基板、２２……N+型埋
込み領域、２３……Ｎ型エピタキシヤル層（エミ
ツタ領域）、２４……N+型高濃度不純物領域、２
５……酸化膜、２６……インジエクタ領域、２７
……ベース領域、２８1，２８2……コレクタ領
域、２９……CVD−SiO2膜、３０……コンタク
トホール、３１……インジエクタ電極、３２……
ベース電極、３３1，３３2……コレクタ電極。
第３図は従来のI2Lとリニア回路とが共存した半
導体装置の断面図、第４図ａ〜ｃは本発明の実施
例におけるI2Lとリニア回路とが共存した半導体
装置を得るための製造工程を示す断面図である。 ２１……Ｐ型シリコン基板、２２……N+型埋
込み領域、２３……Ｎ型エピタキシヤル層（エミ
ツタ領域）、２４……N+型高濃度不純物領域、２
５……酸化膜、２６……インジエクタ領域、２７
……ベース領域、２８1，２８2……コレクタ領
域、２９……CVD−SiO2膜、３０……コンタク
トホール、３１……インジエクタ電極、３２……
ベース電極、３３1，３３2……コレクタ電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、該半導体基板に
選択的に形成された第２導電型の埋込み領域と、
前記基板上に電気的に分離して形成された第２導
電型を有する複数の島状の半導体層と、異なる島
状の半導体層に夫々形成された複数のI2Lゲート
及びリニア回路とからなる半導体装置において、
前記I2Lゲートを少なくとも１つづつ誘電体で取
り囲むとともに該誘電体下に前記埋込み領域より
シート抵抗の低い第２導電型の高濃度不純物領域
を形成したことを特徴とする半導体装置。 ２ 第２導電型の高濃度不純物領域のシート抵抗
が10Ω／□以下であることを特徴とする特許請求
の範囲第１項記載の半導体装置。 ３ 第２導電型の高濃度不純物領域がＮ型高濃度
不純物領域であることを特徴とする特許請求の範
囲第１項もしくは第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168829A JPS5957471A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168829A JPS5957471A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957471A JPS5957471A (ja) | 1984-04-03 |
| JPH0454983B2 true JPH0454983B2 (ja) | 1992-09-01 |
Family
ID=15875286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168829A Granted JPS5957471A (ja) | 1982-09-28 | 1982-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957471A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962717A (en) * | 1974-10-29 | 1976-06-08 | Fairchild Camera And Instrument Corporation | Oxide isolated integrated injection logic with selective guard ring |
| JPS5341078A (en) * | 1976-09-24 | 1978-04-14 | Masaaki Sakuta | Parallel filament bulb |
-
1982
- 1982-09-28 JP JP57168829A patent/JPS5957471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957471A (ja) | 1984-04-03 |
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