JPH0456328B2 - - Google Patents
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- JPH0456328B2 JPH0456328B2 JP60117783A JP11778385A JPH0456328B2 JP H0456328 B2 JPH0456328 B2 JP H0456328B2 JP 60117783 A JP60117783 A JP 60117783A JP 11778385 A JP11778385 A JP 11778385A JP H0456328 B2 JPH0456328 B2 JP H0456328B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電池を用いたメモリ・バツクアツプ
回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory backup circuit using a battery.
（従来の技術）
第３図はは従来のこの種の回路のの電気的接続
図である。図中、１はバツクアツプ用のバツテ
リ、２はこのバツテリ１に直列に接続された第１
のトランジスタ・スイツチ、３は5V電圧を供給
する主電源（図示せず）に直列に接続された第２
のトランジスタ・スイツチである。第１，第２の
トランジスタ・スイツチ２，３の共通接続点は、
メモリ回路MEの電源ライン５Ｍに接続されてい
る。４は主電源からの5V電圧を監視する第１の
コンパレータ、５はメモリ回路MEに供給される
電圧eMを監視する第２のコンパレータ、６は第１
のコンパレータ４の出力を入力し第２のトランジ
スタ・スイツチ３を駆動するトランジスタ、７は
第２のコンパレータ５からの出力を入力し第１の
トランジスタ・スイツチ２を駆動するトランジス
タである。８は第１，第２のコンパレータ４，５
に与える基準電圧Vrefの発生回路であり、９は
この基準電圧発生回路８の電源となるDC／DCコ
ンバータである。このような構成の従来回路にお
いて、今、5V電圧が、第１のコンパレータ４の
検出電圧（例えば4.90V）以上の場合、このコン
パレータ４の出力はオン（ハイレベル）となり、
駆動用トランジスタ６は、第２のトランジスタ・
スイツチ３をオン状態とする。これにより、メモ
リ回路MEには、主電源からの5V電圧が供給さ
れ、その供給電圧eMは略5Vとなつている。(Prior Art) FIG. 3 is an electrical connection diagram of a conventional circuit of this type. In the figure, 1 is a backup battery, and 2 is a first battery connected in series to this battery 1.
transistor switch, 3 is a second transistor connected in series with the main power supply (not shown) providing a 5V voltage.
This is a transistor switch. The common connection point of the first and second transistor switches 2 and 3 is
It is connected to the power supply line 5M of the memory circuit ME. 4 is a first comparator that monitors the 5V voltage from the main power supply, 5 is a second comparator that monitors the voltage e M supplied to the memory circuit ME, and 6 is the first comparator.
A transistor 7 inputs the output of the comparator 4 and drives the second transistor switch 3. A transistor 7 inputs the output from the second comparator 5 and drives the first transistor switch 2. 8 is the first and second comparators 4 and 5
9 is a DC/DC converter that serves as a power source for this reference voltage generation circuit 8. In the conventional circuit with such a configuration, if the 5V voltage is higher than the detection voltage of the first comparator 4 (for example, 4.90V), the output of the comparator 4 turns on (high level),
The driving transistor 6 is a second transistor.
Switch 3 is turned on. As a result, the memory circuit ME is supplied with a 5V voltage from the main power supply, and the supply voltage e M is approximately 5V.
このメモリ回路MEへ供給電圧eMは、第２のコ
ンパレータ５によつて監視されている。主電源が
正常の場合、第２のコンパレータ５の出力は、そ
の監視電圧が検出電圧（例えば4.85V）以上であ
るので、オフ（ローレベル）であり、駆動用トト
ランジスタ７は、第１のトランジスタ・スイツチ
２をオフ状態とし、バツテリ１からの電源供給は
受けない。 The voltage e M supplied to the memory circuit ME is monitored by a second comparator 5. When the main power supply is normal, the output of the second comparator 5 is off (low level) because its monitoring voltage is higher than the detection voltage (for example, 4.85V), and the drive transistor 7 is turned off (low level). Transistor switch 2 is turned off and power is not supplied from battery 1.
主電源が異常となり、5V電圧が4.90Vより低下
した場合、第１のコンパレータ４は、これを検出
し、その出力をオフ（ローレベル）とし、駆動ト
ラランジスタ６及び第２のトランジスタ・スイツ
チ３がオフとなる。これによつて主電源からのメ
モリ回路MEへの電源供給が停止する。主電源か
らの電源供給が停止すると、供給電圧ｅＭが低下
する。そして、その値が、第２のコンパレータ５
の検出電圧である4.85V以下となると、第２のコ
ンパレータ５の出力は、オン（ハイレベル）とな
り、駆動用トランジスタ７は第１のトランジス
タ・スイツチ２をオン状態とし、バツテリ１から
の電圧をメモリ回路MEへ供給する。この状態で
は、第２のコンパレータ５，駆動用トランジスタ
７及び第１のトランジスタ・スイツチ２を含んで
形成されるループは、メモリ回路MEの供給電圧
eMが、検出電圧（4.85V）と等しくなるように安
定化させる動作を行つている。 When the main power supply becomes abnormal and the 5V voltage drops below 4.90V, the first comparator 4 detects this, turns off its output (low level), and turns off the drive transistor 6 and the second transistor switch 3. is turned off. This stops the power supply to the memory circuit ME from the main power supply. When the power supply from the main power supply is stopped, the supply voltage eM decreases. Then, the value is determined by the second comparator 5.
When the detection voltage of 4.85V or lower, the output of the second comparator 5 turns on (high level), the driving transistor 7 turns on the first transistor switch 2, and the voltage from the battery 1 is turned on. Supplies to memory circuit ME. In this state, the loop formed including the second comparator 5, the driving transistor 7 and the first transistor switch 2 is connected to the supply voltage of the memory circuit ME.
e M is stabilized to be equal to the detection voltage (4.85V).
以上のような動作により、主電源が異常時或い
は停止時には、バツテリ１によつて、メモリ回路
MEがバツクアツプされる。 Due to the above operation, when the main power supply is abnormal or stopped, the memory circuit is shut down by battery 1.
ME is backed up.
（発明が解決しようとする問題点）
第３図に示すような従来回路によれば、次に述
べるような問題点がある。(Problems to be Solved by the Invention) The conventional circuit shown in FIG. 3 has the following problems.
(a) 何らかの事故によつて、メモリ回路MEの電
源ライン５Ｍとグランド端子GND間が短絡し
た場合、第１又は第２のトランジスタ・スイツ
チ２又は３に大電流が流れ、このトランジス
タ・スイツチが破損する。(a) If a short circuit occurs between the power supply line 5M of the memory circuit ME and the ground terminal GND due to some kind of accident, a large current will flow through the first or second transistor switch 2 or 3, causing damage to this transistor switch. do.
(b) バツチリ１によるバツクアツプ時（主電源の
停電時）に、電源ライン５Ｍとグランド端子
GND間が短絡した場合、バツテリ１が短絡さ
れたと同じ状態となり、バツテリ１が発熱等に
より損傷する。(b) At the time of backup due to batch failure 1 (main power outage), power line 5M and ground terminal
If there is a short circuit between GND, the battery 1 will be in the same state as if it were short circuited, and the battery 1 will be damaged due to heat generation, etc.
(c) バツテリ１によるバツクアツプは、バツテリ
電圧が低下しても引き続いて行われるため、バ
ツテリは過放電状態となり、動作保障電圧以下
の不定領域での動作が起こり得る。これは、次
回復電時の記憶内容の保障に支障を来たす場合
が多い。(c) Since backup by the battery 1 continues even if the battery voltage decreases, the battery becomes over-discharged and may operate in an undefined region below the guaranteed operation voltage. This often poses a problem in guaranteeing the stored contents at the next power recovery.
本発明はこのような問題点に鑑みてなされたも
ので、その目的は、メモリ回路の電源ライン５Ｍ
とグランド端子GND間の短絡等による過大電流
時の、スイツチ素子及びバツテリの損傷を防止す
ると共に、バツテリ過放電状態の防止及びバツテ
リ電圧低下時におけるメモリ回路側の動作保障電
圧以下の不安定動作を防止することのできるメモ
リ・バツクアツプ回路を実現することにある。 The present invention has been made in view of these problems, and its purpose is to
This prevents damage to the switch element and battery in the event of an overcurrent caused by a short circuit between The object of the present invention is to realize a memory backup circuit that can prevent such problems.
（問題点を解決しようとする手段）
前記した問題点を解決する本発明は、メモリ回
路と、このメモリ回路のバツクアツプ用のバツテ
リと、前記メモリ回路の電源ラインと前記バツテ
リとの間に接続された第１のスイツチ素子と、前
記メモリ回路の電源ラインと主電源との間に接続
された第２のスイツチ素子と、前記主電源の電圧
を監視し前記第２のスイツチ素子のオン／オフを
制御する第１のコンパレータと、前記メモリ回路
の電源ラインに供給される電圧を監視し、前記第
１のスイツチ素子を制御する第２のコンパレータ
とを備えたメモリ・バツクアツプ回路において、
前記バツテリを前記第１のスイツチ素子との間に
電流制限抵抗を接続すると共に、前記メモリ回路
への供給電圧を監視する第３のコンパレータを設
け、この第３のコンパレータによつて前記供給電
圧がメモリ回路の動作保障電圧以下となつた時、
前記第１〜第３の各コンパレータの電源供給を停
止するように構成したことを特徴とするものであ
る。(Means for Solving the Problems) The present invention solves the above problems by providing a memory circuit, a battery for backing up the memory circuit, and a power line connected between the power supply line of the memory circuit and the battery. a first switch element connected between a power supply line of the memory circuit and a main power supply, and a second switch element that monitors the voltage of the main power supply and turns on/off the second switch element. A memory backup circuit comprising a first comparator for controlling, and a second comparator for monitoring the voltage supplied to the power supply line of the memory circuit and controlling the first switch element,
A current limiting resistor is connected between the battery and the first switch element, and a third comparator is provided to monitor the supply voltage to the memory circuit, and the supply voltage is adjusted by the third comparator. When the voltage falls below the guaranteed operation voltage of the memory circuit,
The present invention is characterized in that the power supply to each of the first to third comparators is stopped.
（実施例）
以下、図面を参照し本発明の実施例を詳細に説
明する。(Embodiments) Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例回路の電気的接続図
である。図において、第３図と同一部分には同一
符号を付して示す。１０はバツテリ１と第１のト
ランジスタ・スイツチ２２との間に接続された電
流制限抵抗、１１は第３のコンパレータで、メモ
リ回路MEの電源ライン５Ｍの供給電圧eMを監視
する過放電防止用の第３のコンパレータ、１２は
第１〜第３の各コンパレータ４，５，１１の電源
供給ラインBPWに接続された第３のスイツチ素
子で、第３のコンパレータ１１の出力によつてオ
ン／オフする。１３は第１のコンパレータ４の出
力で、駆動用トランジスタ７のオン／オフを制御
するトランジスタである。尚、この回路において
は、各コンパレータに与える基準電圧Vrefの発
生回路８は、ダイオードD1又はD2を介してバツ
テリ１又は主電源から与えられるようになつてい
る。又、D3は主電源から各コンパレータへの電
源供給用のダイオードである。 FIG. 1 is an electrical connection diagram of a circuit according to an embodiment of the present invention. In the figure, the same parts as in FIG. 3 are denoted by the same reference numerals. 10 is a current limiting resistor connected between the battery 1 and the first transistor switch 22, and 11 is a third comparator for over-discharge prevention that monitors the supply voltage e M of the power supply line 5M of the memory circuit ME. The third comparator 12 is a third switch element connected to the power supply line BPW of each of the first to third comparators 4, 5, and 11, and is turned on/off by the output of the third comparator 11. do. Reference numeral 13 denotes the output of the first comparator 4, which is a transistor that controls on/off of the driving transistor 7. In this circuit, the reference voltage Vref supplied to each comparator is supplied to the generating circuit 8 from the battery 1 or the main power source via the diode D1 or D2 . Further, D3 is a diode for supplying power from the main power source to each comparator.
このように構成した本発明回路の動作を、、正
常時，停電時，異常時（バツクアツプ時）に分け
て説明すれば、以下の通りである。 The operation of the circuit of the present invention constructed as described above will be explained separately in the normal state, the power outage state, and the abnormal state (backup state) as follows.
（正常時）
主電源より供給される5V電圧を、第１のコン
パレータ４が監視している。5V電圧が第１のコ
ンパレータ４の検出電圧（例えば4.80V）以上で
あれば、その出力はオン（ハイレベル）であつ
て、駆動用トランジスタ６及び第２のトランジス
タ・スイツチ３がそれぞれオン状態となり、メモ
リ回路MEにはトランジスタ・スイツチ３及び電
源ライン５Ｍを介して主電源より電圧が供給され
る。又、この状態では、第１のコンパレータ４
は、トランジスタ１３をオンとし、駆動用トラン
ジスタ７をオフとし、第１のトランジスタ・スイ
ツチ２の機能を停止させている。(During normal operation) The first comparator 4 monitors the 5V voltage supplied from the main power supply. If the 5V voltage is higher than the detection voltage of the first comparator 4 (for example, 4.80V), its output is on (high level), and the driving transistor 6 and the second transistor switch 3 are respectively on. , a voltage is supplied to the memory circuit ME from the main power supply via the transistor switch 3 and the power supply line 5M. Also, in this state, the first comparator 4
In this case, the transistor 13 is turned on, the driving transistor 7 is turned off, and the function of the first transistor switch 2 is stopped.
（停電時）
主電源の5V電圧が、第１のコンパレータ４の
検出電圧（4.80V）以下となると、その出力はオ
フ（ロウレベル）状態となり、駆動用トランジス
タ６及び第２のトランジスタ・スイツチ３がそれ
ぞれオフ状態となり、主電源よりのメモリ回路
MEへの電源供給が停止する。又、第１のコンパ
レータ４の出力がオフとなると同時に、それまで
第１のトランジスタ・スイツチ２の機能を停止さ
せていたトランジスタ１３もオフ状態となる。こ
れにより、駆動用トランジスタ７がオンとなり、
第１のトランジスタ・スイツチ２が機能し、バツ
テリ１からの電圧が電流制限抵抗１０，第１のト
ランジスタ・スイツチ２及び電源ライン５Ｍを介
してメモリ回路MEに供給される。(During a power outage) When the 5V voltage of the main power supply becomes lower than the detection voltage (4.80V) of the first comparator 4, its output becomes OFF (low level), and the drive transistor 6 and the second transistor switch 3 turn off. Each is in the off state, and the memory circuit from the main power supply
Power supply to ME stops. Furthermore, at the same time as the output of the first comparator 4 turns off, the transistor 13, which had previously stopped the function of the first transistor switch 2, also turns off. As a result, the driving transistor 7 is turned on,
The first transistor switch 2 functions and the voltage from the battery 1 is supplied to the memory circuit ME via the current limiting resistor 10, the first transistor switch 2 and the power supply line 5M.
この状態では、第２のコンパレータ５は、電源
ライン５Ｍに供給される電圧eMを監視しており、
この供給電圧eMが第２のコンパレータ５の検出電
圧に比例した一定電圧になるように制御してい
る。又、第３のコンパレータ１１も、電源ライン
５Ｍにに供給される電圧eMを監視しており、この
供給電圧eMが第３ののコンパレータ１１の検出電
圧（この検出電圧はメモリ回路MEの動作保障電
圧で、例えば4.75V）以上であれば、その出力を
オン（ハイレベル）とし、第３のスイツチ１２を
オンとし、第１〜第３の各コンパレータ４，５，
１１に、バツテリ１からの電源を供給して、それ
らを動作させる。 In this state, the second comparator 5 monitors the voltage e M supplied to the power supply line 5M,
This supply voltage e M is controlled to be a constant voltage proportional to the detection voltage of the second comparator 5. The third comparator 11 also monitors the voltage e M supplied to the power supply line 5M, and this supply voltage e M is the detection voltage of the third comparator 11 (this detection voltage is the voltage of the memory circuit ME). If the operation guaranteed voltage is higher than (for example, 4.75V), the output is turned on (high level), the third switch 12 is turned on, and each of the first to third comparators 4, 5,
11 are supplied with power from the battery 1 to operate them.
（異常時）
バツテリ１が過放電状態直前の場合、バツテリ
の特性によりバツテリ電圧及びメモリ回路MEへ
の供給電圧eMが低下する。供給電圧eMが、第３の
コンパレータ１１の検出電圧（4.75V）よりも低
下すると、即ち、メモリ回路MEの動作保障電圧
以下となると、第３のコンパレータ１１はオフ
（ローレベル）となり、これによつて、第３のス
イツチ１２がオフとなつて、第１〜第３の各コン
パレータ４，５，１１への電源供給を停止する。
各コンパレータ４，５，１１の各電源が供給され
なくなると、第１，第２のトランジスタ・スイツ
チ２，３は何れもオフとなり、メモリ回路MEへ
の電源供給も停止する。これによつて、バツテリ
１の過放電の防止及びメモリ回路MEの動作保障
電圧以下での動作を停止させ、不安定動作の防止
を行うようにしている。(At the time of abnormality) When the battery 1 is just before the over-discharge state, the battery voltage and the voltage e M supplied to the memory circuit ME decrease due to the characteristics of the battery. When the supply voltage e M falls below the detection voltage (4.75V) of the third comparator 11, that is, below the operation guaranteed voltage of the memory circuit ME, the third comparator 11 turns off (low level), and this As a result, the third switch 12 is turned off, and the power supply to each of the first to third comparators 4, 5, and 11 is stopped.
When power is no longer supplied to each of the comparators 4, 5, and 11, both the first and second transistor switches 2 and 3 are turned off, and the power supply to the memory circuit ME is also stopped. This prevents over-discharging of the battery 1 and stops the operation of the memory circuit ME below the guaranteed operation voltage, thereby preventing unstable operation.
一方、メモリ回路MEの電源ライン５Ｍとグラ
ンド端子GND間が事故等で短絡し、電源ライン
５Ｍに過大電流が流れると、電流制限抵抗１０に
正常時よりも大きな電圧効果が発生する。これに
より、供給電圧eMの電圧が低下し、この供給電圧
eMの電圧低下を検出している第３のコンパレータ
１１がオフとなり、前記したのと同様に第１〜第
３の各コンパレータへの電源供給が停止し、第
１，第２のトランジスタ・スイツチ２，３がオフ
となり、メモリ回路MEへの電源供給が停止す
る。このような動作によつて、電源ライン５Ｍと
グランド端子GND間の短絡時、第１のトランジ
スタ・スイツチ２及びバツテリ１の損傷を防止す
るようにしている。 On the other hand, if the power line 5M of the memory circuit ME and the ground terminal GND are short-circuited due to an accident or the like, and an excessive current flows through the power line 5M, a larger voltage effect than normal occurs in the current limiting resistor 10. This causes the voltage of the supply voltage e M to drop and this supply voltage
The third comparator 11 that detects the voltage drop of eM is turned off, and the power supply to each of the first to third comparators is stopped in the same way as described above, and the first and second transistor switches are turned off. 2 and 3 are turned off, and the power supply to the memory circuit ME is stopped. This operation prevents the first transistor switch 2 and the battery 1 from being damaged in the event of a short circuit between the power supply line 5M and the ground terminal GND.
第２図は以上の各状態における各素子の動作状
態を示すタイムチヤートである。 FIG. 2 is a time chart showing the operating state of each element in each of the above states.
主電源からの5V電圧が4.80V以上では、第１の
コンパレータ４の出力がハイレベルで、トランジ
スタ１３がオン・トランジスタ２がオフで、主電
源からの5V電圧がメモリ回路MEに供給されてい
る。5V電圧が4.8Vと4.75Vの間では、第１のトラ
ンジスタ・スイツチ２がオンで、バツテリ１から
の電圧が、コンパレータ５を含む回路によつて安
定化され、メモリ回路MEに供給されている。 When the 5V voltage from the main power supply is 4.80V or more, the output of the first comparator 4 is high level, transistor 13 is on and transistor 2 is off, and the 5V voltage from the main power supply is supplied to the memory circuit ME. . When the 5V voltage is between 4.8V and 4.75V, the first transistor switch 2 is on and the voltage from the battery 1 is stabilized by a circuit including a comparator 5 and is supplied to the memory circuit ME. .
メモリ回路MEへの供給電圧eMが4.75Vより低
下すると、第３のコンパレータ１１の出力がロー
レベルとなり、各コンパレータ４，５，１１の電
源供給ラインBPWの電圧が断となつて、動作が
停止する。 When the supply voltage e M to the memory circuit ME drops below 4.75V, the output of the third comparator 11 becomes low level, the voltage of the power supply line BPW of each comparator 4, 5, and 11 is cut off, and the operation stops. Stop.
（発明の効果）
以上説明したように、本発明は、メモリ回路の
供給電圧を第３のコンパレータによつて監視し、
この供給電圧がメモリ回路の動作保障電圧以下と
なつた時、第１〜第３の各コンパレータへの電源
供給を停止させ、全てのスイツチ素子をオフとす
るものである。従つて、本発明によれば、メモリ
回路の電源ラインとグランド端子間の短絡事故等
に対する、スイツチ素子やバツテリの破損を防止
できる。又、バツテリの過放電の防止及びメモリ
回路の動作保障電圧以下の不安定動作を防止でき
る。(Effects of the Invention) As explained above, the present invention monitors the supply voltage of the memory circuit by the third comparator,
When this supply voltage becomes lower than the operation guaranteed voltage of the memory circuit, the power supply to each of the first to third comparators is stopped and all switch elements are turned off. Therefore, according to the present invention, it is possible to prevent the switch element and the battery from being damaged due to short-circuit accidents between the power supply line and the ground terminal of the memory circuit. Moreover, over-discharge of the battery and unstable operation of the memory circuit below the guaranteed operation voltage can be prevented.
第１図は本発明の一実施例回路の電気的接続
図、第２図はその動作を示すタイムチヤート、第
３図は従来回路の電気接続図である。
１……バツテリ、２，３，１２……トランジス
タ・スイツチ、４，５，１１……コンパレータ、
６，７……駆動用トランジスタ、８……基準電圧
発生回路、１０……電流制限抵抗、ME……メモ
リ回路。
FIG. 1 is an electrical connection diagram of a circuit according to an embodiment of the present invention, FIG. 2 is a time chart showing its operation, and FIG. 3 is an electrical connection diagram of a conventional circuit. 1... Battery, 2, 3, 12... Transistor switch, 4, 5, 11... Comparator,
6, 7...Drive transistor, 8...Reference voltage generation circuit, 10...Current limiting resistor, ME...Memory circuit.
Claims (1)
プ用のバツテリと、前記メモリ回路の電源ライン
と前記バツテリとの間に接続された第１のスイツ
チ素子と、前記メモリ回路の電源ラインと主電源
との間に接続された第２のスイツチ素子と、前記
主電源の電圧を監視し前記第２のスイツチ素子の
オン／オフを制御する第１のコンパレータと、前
記メモリ回路の電源ラインに供給される電圧を監
視し、前記第１のスイツチ素子を制御する第２の
コンパレータとを備えたメモリ・バツクアツプ回
路において、前記バツテリと前記第１のスイツチ
素子との間に電流制限抵抗を接続すると共に、前
記メモリ回路への供給電圧を監視する第３のコン
パレータを設け、この第３のコンパレータによつ
て前詰供給電圧がメモリ回路の動作保護電圧以下
となつた時、前記第１〜第３の各コンパレータの
電源供給を停止するように構成したことを特徴と
するメモリ・バツクアツプ回路。1. A memory circuit, a battery for backup of this memory circuit, a first switch element connected between the power supply line of the memory circuit and the battery, and between the power supply line of the memory circuit and the main power supply. a second switch element connected to the main power source; a first comparator that monitors the voltage of the main power source and controls on/off of the second switch element; a second comparator for monitoring and controlling the first switch element; a current limiting resistor connected between the battery and the first switch element; A third comparator is provided to monitor the supply voltage to the first to third comparators, and when the third comparator detects that the prefill supply voltage becomes equal to or lower than the operation protection voltage of the memory circuit, the power supply of each of the first to third comparators is A memory backup circuit characterized in that it is configured to stop supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117783A JPS61275918A (en) | 1985-05-31 | 1985-05-31 | Memory backup circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117783A JPS61275918A (en) | 1985-05-31 | 1985-05-31 | Memory backup circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61275918A JPS61275918A (en) | 1986-12-06 |
| JPH0456328B2 true JPH0456328B2 (en) | 1992-09-08 |
Family
ID=14720204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117783A Granted JPS61275918A (en) | 1985-05-31 | 1985-05-31 | Memory backup circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61275918A (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5692226U (en) * | 1979-12-17 | 1981-07-22 | ||
| JPS59121418A (en) * | 1982-12-28 | 1984-07-13 | Nitsuko Ltd | Back-up power supply circuit for ic memory |
| JPS59155628U (en) * | 1983-03-31 | 1984-10-19 | 富士電機株式会社 | power backup circuit |
-
1985
- 1985-05-31 JP JP60117783A patent/JPS61275918A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61275918A (en) | 1986-12-06 |
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