JPH0456328B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電池を用いたメモリ・バツクアツプ
回路に関する。

（従来の技術） 第３図はは従来のこの種の回路のの電気的接続
図である。図中、１はバツクアツプ用のバツテ
リ、２はこのバツテリ１に直列に接続された第１
のトランジスタ・スイツチ、３は5V電圧を供給
する主電源（図示せず）に直列に接続された第２
のトランジスタ・スイツチである。第１，第２の
トランジスタ・スイツチ２，３の共通接続点は、
メモリ回路MEの電源ライン５Ｍに接続されてい
る。４は主電源からの5V電圧を監視する第１の
コンパレータ、５はメモリ回路MEに供給される
電圧e_Mを監視する第２のコンパレータ、６は第１
のコンパレータ４の出力を入力し第２のトランジ
スタ・スイツチ３を駆動するトランジスタ、７は
第２のコンパレータ５からの出力を入力し第１の
トランジスタ・スイツチ２を駆動するトランジス
タである。８は第１，第２のコンパレータ４，５
に与える基準電圧Vrefの発生回路であり、９は
この基準電圧発生回路８の電源となるDC／DCコ
ンバータである。このような構成の従来回路にお
いて、今、5V電圧が、第１のコンパレータ４の
検出電圧（例えば4.90V）以上の場合、このコン
パレータ４の出力はオン（ハイレベル）となり、
駆動用トランジスタ６は、第２のトランジスタ・
スイツチ３をオン状態とする。これにより、メモ
リ回路MEには、主電源からの5V電圧が供給さ
れ、その供給電圧e_Mは略5Vとなつている。

このメモリ回路MEへ供給電圧e_Mは、第２のコ
ンパレータ５によつて監視されている。主電源が
正常の場合、第２のコンパレータ５の出力は、そ
の監視電圧が検出電圧（例えば4.85V）以上であ
るので、オフ（ローレベル）であり、駆動用トト
ランジスタ７は、第１のトランジスタ・スイツチ
２をオフ状態とし、バツテリ１からの電源供給は
受けない。

主電源が異常となり、5V電圧が4.90Vより低下
した場合、第１のコンパレータ４は、これを検出
し、その出力をオフ（ローレベル）とし、駆動ト
ラランジスタ６及び第２のトランジスタ・スイツ
チ３がオフとなる。これによつて主電源からのメ
モリ回路MEへの電源供給が停止する。主電源か
らの電源供給が停止すると、供給電圧ｅＭが低下
する。そして、その値が、第２のコンパレータ５
の検出電圧である4.85V以下となると、第２のコ
ンパレータ５の出力は、オン（ハイレベル）とな
り、駆動用トランジスタ７は第１のトランジス
タ・スイツチ２をオン状態とし、バツテリ１から
の電圧をメモリ回路MEへ供給する。この状態で
は、第２のコンパレータ５，駆動用トランジスタ
７及び第１のトランジスタ・スイツチ２を含んで
形成されるループは、メモリ回路MEの供給電圧
e_Mが、検出電圧（4.85V）と等しくなるように安
定化させる動作を行つている。

以上のような動作により、主電源が異常時或い
は停止時には、バツテリ１によつて、メモリ回路
MEがバツクアツプされる。

（発明が解決しようとする問題点） 第３図に示すような従来回路によれば、次に述
べるような問題点がある。

(a) 何らかの事故によつて、メモリ回路MEの電
源ライン５Ｍとグランド端子GND間が短絡し
た場合、第１又は第２のトランジスタ・スイツ
チ２又は３に大電流が流れ、このトランジス
タ・スイツチが破損する。

(b) バツチリ１によるバツクアツプ時（主電源の
停電時）に、電源ライン５Ｍとグランド端子
GND間が短絡した場合、バツテリ１が短絡さ
れたと同じ状態となり、バツテリ１が発熱等に
より損傷する。

(c) バツテリ１によるバツクアツプは、バツテリ
電圧が低下しても引き続いて行われるため、バ
ツテリは過放電状態となり、動作保障電圧以下
の不定領域での動作が起こり得る。これは、次
回復電時の記憶内容の保障に支障を来たす場合
が多い。

本発明はこのような問題点に鑑みてなされたも
ので、その目的は、メモリ回路の電源ライン５Ｍ
とグランド端子GND間の短絡等による過大電流
時の、スイツチ素子及びバツテリの損傷を防止す
ると共に、バツテリ過放電状態の防止及びバツテ
リ電圧低下時におけるメモリ回路側の動作保障電
圧以下の不安定動作を防止することのできるメモ
リ・バツクアツプ回路を実現することにある。

（問題点を解決しようとする手段） 前記した問題点を解決する本発明は、メモリ回
路と、このメモリ回路のバツクアツプ用のバツテ
リと、前記メモリ回路の電源ラインと前記バツテ
リとの間に接続された第１のスイツチ素子と、前
記メモリ回路の電源ラインと主電源との間に接続
された第２のスイツチ素子と、前記主電源の電圧
を監視し前記第２のスイツチ素子のオン／オフを
制御する第１のコンパレータと、前記メモリ回路
の電源ラインに供給される電圧を監視し、前記第
１のスイツチ素子を制御する第２のコンパレータ
とを備えたメモリ・バツクアツプ回路において、
前記バツテリを前記第１のスイツチ素子との間に
電流制限抵抗を接続すると共に、前記メモリ回路
への供給電圧を監視する第３のコンパレータを設
け、この第３のコンパレータによつて前記供給電
圧がメモリ回路の動作保障電圧以下となつた時、
前記第１〜第３の各コンパレータの電源供給を停
止するように構成したことを特徴とするものであ
る。

（実施例） 以下、図面を参照し本発明の実施例を詳細に説
明する。

第１図は本発明の一実施例回路の電気的接続図
である。図において、第３図と同一部分には同一
符号を付して示す。１０はバツテリ１と第１のト
ランジスタ・スイツチ２２との間に接続された電
流制限抵抗、１１は第３のコンパレータで、メモ
リ回路MEの電源ライン５Ｍの供給電圧e_Mを監視
する過放電防止用の第３のコンパレータ、１２は
第１〜第３の各コンパレータ４，５，１１の電源
供給ラインBPWに接続された第３のスイツチ素
子で、第３のコンパレータ１１の出力によつてオ
ン／オフする。１３は第１のコンパレータ４の出
力で、駆動用トランジスタ７のオン／オフを制御
するトランジスタである。尚、この回路において
は、各コンパレータに与える基準電圧Vrefの発
生回路８は、ダイオードD₁又はD₂を介してバツ
テリ１又は主電源から与えられるようになつてい
る。又、D₃は主電源から各コンパレータへの電
源供給用のダイオードである。

このように構成した本発明回路の動作を、、正
常時，停電時，異常時（バツクアツプ時）に分け
て説明すれば、以下の通りである。

（正常時） 主電源より供給される5V電圧を、第１のコン
パレータ４が監視している。5V電圧が第１のコ
ンパレータ４の検出電圧（例えば4.80V）以上で
あれば、その出力はオン（ハイレベル）であつ
て、駆動用トランジスタ６及び第２のトランジス
タ・スイツチ３がそれぞれオン状態となり、メモ
リ回路MEにはトランジスタ・スイツチ３及び電
源ライン５Ｍを介して主電源より電圧が供給され
る。又、この状態では、第１のコンパレータ４
は、トランジスタ１３をオンとし、駆動用トラン
ジスタ７をオフとし、第１のトランジスタ・スイ
ツチ２の機能を停止させている。

（停電時） 主電源の5V電圧が、第１のコンパレータ４の
検出電圧（4.80V）以下となると、その出力はオ
フ（ロウレベル）状態となり、駆動用トランジス
タ６及び第２のトランジスタ・スイツチ３がそれ
ぞれオフ状態となり、主電源よりのメモリ回路
MEへの電源供給が停止する。又、第１のコンパ
レータ４の出力がオフとなると同時に、それまで
第１のトランジスタ・スイツチ２の機能を停止さ
せていたトランジスタ１３もオフ状態となる。こ
れにより、駆動用トランジスタ７がオンとなり、
第１のトランジスタ・スイツチ２が機能し、バツ
テリ１からの電圧が電流制限抵抗１０，第１のト
ランジスタ・スイツチ２及び電源ライン５Ｍを介
してメモリ回路MEに供給される。

この状態では、第２のコンパレータ５は、電源
ライン５Ｍに供給される電圧e_Mを監視しており、
この供給電圧e_Mが第２のコンパレータ５の検出電
圧に比例した一定電圧になるように制御してい
る。又、第３のコンパレータ１１も、電源ライン
５Ｍにに供給される電圧e_Mを監視しており、この
供給電圧e_Mが第３ののコンパレータ１１の検出電
圧（この検出電圧はメモリ回路MEの動作保障電
圧で、例えば4.75V）以上であれば、その出力を
オン（ハイレベル）とし、第３のスイツチ１２を
オンとし、第１〜第３の各コンパレータ４，５，
１１に、バツテリ１からの電源を供給して、それ
らを動作させる。

（異常時） バツテリ１が過放電状態直前の場合、バツテリ
の特性によりバツテリ電圧及びメモリ回路MEへ
の供給電圧e_Mが低下する。供給電圧e_Mが、第３の
コンパレータ１１の検出電圧（4.75V）よりも低
下すると、即ち、メモリ回路MEの動作保障電圧
以下となると、第３のコンパレータ１１はオフ
（ローレベル）となり、これによつて、第３のス
イツチ１２がオフとなつて、第１〜第３の各コン
パレータ４，５，１１への電源供給を停止する。
各コンパレータ４，５，１１の各電源が供給され
なくなると、第１，第２のトランジスタ・スイツ
チ２，３は何れもオフとなり、メモリ回路MEへ
の電源供給も停止する。これによつて、バツテリ
１の過放電の防止及びメモリ回路MEの動作保障
電圧以下での動作を停止させ、不安定動作の防止
を行うようにしている。

一方、メモリ回路MEの電源ライン５Ｍとグラ
ンド端子GND間が事故等で短絡し、電源ライン
５Ｍに過大電流が流れると、電流制限抵抗１０に
正常時よりも大きな電圧効果が発生する。これに
より、供給電圧e_Mの電圧が低下し、この供給電圧
e_Mの電圧低下を検出している第３のコンパレータ
１１がオフとなり、前記したのと同様に第１〜第
３の各コンパレータへの電源供給が停止し、第
１，第２のトランジスタ・スイツチ２，３がオフ
となり、メモリ回路MEへの電源供給が停止す
る。このような動作によつて、電源ライン５Ｍと
グランド端子GND間の短絡時、第１のトランジ
スタ・スイツチ２及びバツテリ１の損傷を防止す
るようにしている。

第２図は以上の各状態における各素子の動作状
態を示すタイムチヤートである。

主電源からの5V電圧が4.80V以上では、第１の
コンパレータ４の出力がハイレベルで、トランジ
スタ１３がオン・トランジスタ２がオフで、主電
源からの5V電圧がメモリ回路MEに供給されてい
る。5V電圧が4.8Vと4.75Vの間では、第１のトラ
ンジスタ・スイツチ２がオンで、バツテリ１から
の電圧が、コンパレータ５を含む回路によつて安
定化され、メモリ回路MEに供給されている。

メモリ回路MEへの供給電圧e_Mが4.75Vより低
下すると、第３のコンパレータ１１の出力がロー
レベルとなり、各コンパレータ４，５，１１の電
源供給ラインBPWの電圧が断となつて、動作が
停止する。

（発明の効果） 以上説明したように、本発明は、メモリ回路の
供給電圧を第３のコンパレータによつて監視し、
この供給電圧がメモリ回路の動作保障電圧以下と
なつた時、第１〜第３の各コンパレータへの電源
供給を停止させ、全てのスイツチ素子をオフとす
るものである。従つて、本発明によれば、メモリ
回路の電源ラインとグランド端子間の短絡事故等
に対する、スイツチ素子やバツテリの破損を防止
できる。又、バツテリの過放電の防止及びメモリ
回路の動作保障電圧以下の不安定動作を防止でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例回路の電気的接続
図、第２図はその動作を示すタイムチヤート、第
３図は従来回路の電気接続図である。 １……バツテリ、２，３，１２……トランジス
タ・スイツチ、４，５，１１……コンパレータ、
６，７……駆動用トランジスタ、８……基準電圧
発生回路、１０……電流制限抵抗、ME……メモ
リ回路。

Claims (1)

【特許請求の範囲】
1. １ メモリ回路と、このメモリ回路のバツクアツ
   プ用のバツテリと、前記メモリ回路の電源ライン
   と前記バツテリとの間に接続された第１のスイツ
   チ素子と、前記メモリ回路の電源ラインと主電源
   との間に接続された第２のスイツチ素子と、前記
   主電源の電圧を監視し前記第２のスイツチ素子の
   オン／オフを制御する第１のコンパレータと、前
   記メモリ回路の電源ラインに供給される電圧を監
   視し、前記第１のスイツチ素子を制御する第２の
   コンパレータとを備えたメモリ・バツクアツプ回
   路において、前記バツテリと前記第１のスイツチ
   素子との間に電流制限抵抗を接続すると共に、前
   記メモリ回路への供給電圧を監視する第３のコン
   パレータを設け、この第３のコンパレータによつ
   て前詰供給電圧がメモリ回路の動作保護電圧以下
   となつた時、前記第１〜第３の各コンパレータの
   電源供給を停止するように構成したことを特徴と
   するメモリ・バツクアツプ回路。