JPH0458675B2 - - Google Patents
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- Publication number
- JPH0458675B2 JPH0458675B2 JP57184604A JP18460482A JPH0458675B2 JP H0458675 B2 JPH0458675 B2 JP H0458675B2 JP 57184604 A JP57184604 A JP 57184604A JP 18460482 A JP18460482 A JP 18460482A JP H0458675 B2 JPH0458675 B2 JP H0458675B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- output
- address bits
- terminal
- dynamic ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
〔発明の利用分野〕
本発明は、メモリ制御回路、並びにそれを内蔵
したマイクロプロセツサ、CRT制御装置及び集
積回路装置に係り、特にダイナミツクRAMを直
接制御し得るものに関する。 〔従来技術〕 第１図は、記憶装置にダイナミツクRAMを用
いるシステムの構成を示す。集積回路装置１０、
クロツク発生器１１、タイミング信号発生器１
２、アドレスマルチプレクサ１３、メモリ１４、
から成る。集積回路装置１０は16ビツトのアドレ
ス・バスと８ビツトのデータ・バスを介して大容
量のメモリを制御する。このような大容量メモリ
を扱う集積回路装置として代表的なものは各種マ
イクロプロセツサやCRT制御装置などである。
クロツク発生器１１は各部の基準クロツクを発生
する。タイミング信号発生器１２は、ダイナミツ
クRAMの制御信号やRAMアドレスのマルチプ
レクス・タイミング信号等を発生する。アドレス
マルチプレクサ１３は16ビツトのアドレス信号を
ダイナミツクRAMの行アドレスと列アドレスを
多重化し、８本のRAMアドレス線上に出力して
いる。メモリ１４は８個の64キロビツト・ダイナ
ミツクRAMから成つている。ここで、スタテイ
ツクRAMの場合は、64キロビツトのものを例に
とると、16ビツトのアドレス信号を16本のアドレ
ス線上に出力する。そのため、16キロビツトのス
タテイツクRAMに切り替える際には、所定のア
ドレスビツトを所定値に固定すれば良いのであ
る。しかし、ダイナミツクRAMの場合には、上
記に示したように、64キロビツトのものの場合、
16ビツトのアドレス信号をダイナミツクRAMの
行アドレスと列アドレスに多重化し、８本の
RAMアドレス線上に出力している。このため、
16キロビツトのダイナミツクRAMに切り替える
際には、所定のアドレスを多重化するか多重化し
ないかを設定してやらなければならない。 第２図は、ダイナミツクRAMの動作タイムチ
ヤートを示す。アドレス線には行アドレス
（RA）と列アドレス（CA）を時分割に多重化し
て乗せる。制御信号として、行アドレス・ストロ
ーブ（RAS）、列アドレス・ストローブ（CAS）、
書込み制御信号（WE）が必要である。この制御
信号のタイミングは使用するRAMの種類によつ
て異なる。また、アドレスを多重化するパターン
もダイナミツクRAMの種類によつて異なる。例
えば、16キロビツトのダイナミツクRAMの場合
は、14ビツトのアドレス信号を７本の信号線に多
重化して供給している。64キロビツトのダイナミ
ツクRAMの場合は、16ビツトのアドレス信号を
８本の信号線に多重化して供給している。 このように、集積度の高いダイナミツクRAM
を用いることによりメモリ・チツプは少なくて済
むのであるが、タイミング信号発生器１２やアド
レスマルチプレクサ１３などの回路が必要とな
る。従来はこれらの回路は個別部品で構成される
ため、部品点数が増え、システムが複雑になる欠
点があつた。 ダイナミツクRAMのもう一つの欠点は、記憶
が一時的なものであるため一定時間内にリフレツ
シユしなければならないことである。このため、
通常はリフレツシユ・アドレス・カウンタ及びリ
フレツシユ・タイミングの制御回路を設ける必要
がある。従来、集積回路装置１０内部にリフレツ
シユ・アドレス・カウンタを内蔵するものやリフ
レツシユ・アドレス・カウンタとアドレスマルチ
プレクサを一体にした素子が発表されている。ま
た、リフレツシユ・アドレス・カウンタを内蔵す
るRAM素子もある。しかし、いずれの場合に
も、リフレツシユ・アドレス・カウンタを内蔵す
るのみであるから、リフレツシユ・タイミングを
制御する外部回路が必要となる。一般に、リフレ
ツシユする際には、それぞれのリフレツシユ・ア
ドレスは連続して設定されていることが必要であ
る。すなわち、リフレツシユは、列単位に行アド
レスを連続して変えていくことによつて行うから
である。 上記の条件から、ダイナミツクRAMの種類を
変える場合、それぞれのダイナミツクRAMに特
有なアドレス信号の出力状態が決まつてくる。そ
のため、アドレスの出力状態を判別するために、
モード情報を定義し、このモード情報に基づい
て、アドレスの出力状態を決めてやれば良いとい
うことになる。 〔発明の目的〕 本発明の目的は、システムの部品点数を削限す
るため種々のダイナミツクRAMに直接接続でき
るメモリ制御回路並びにそれを内蔵に各種集積回
路装置を提供するにある。 〔発明の概要〕 本発明の特徴は、接続するダイナミツクRAM
の種類を示すモード情報に対応して、アドレスの
マルチプレクスを行なうようにしたことにある。 〔発明の実施例〕 以下図面に基づいて、本発明の実施例を詳細に
説明する。 第３図は本発明の一実施例の集積回路装置３０
とそれを用いてダイナミツクRAMを制御するシ
ステム構成例を示す。集積回路装置３０には、タ
イミング信号発生器３１、アドレスマルチプレク
サ３２、モードレジスタ３３、リフレツシユ・ア
ドレス・カウンタ３４を内蔵している。システム
は集積回路装置３０、クロツク発生器１１、メモ
リ１４から成る簡単な構成である。タイミング信
号発生器３１は外部から入力される基準クロツク
信号（CLK）から、ダイナミツクRAMの制御信
号とアドレス選択信号を発生する。ダイナミツク
RAMの制御信号には、行アドレス・ストローブ
（RAS）、列アドレス・ストローブ（CAS）、書込
み制御信号（WE）があり、これらは集積回路装
置３０の出力端子から出力される。アドレス選択
信号には、行アドレス選択信号（RA）、列アド
レス選択信号（CA）、リフレツシユ・アドレス選
択信号（REF）がある。アドレスマルチプレク
サ３２は、16ビツトのメモリアドレス（A0〜15）
と８ビツトのリフレツシユ・アドレス（R0〜７）
を入力し、アドレス選択信号RA，CA，REFの
タイミングに従つてアドレスを切換え制御し、出
力端子（X0〜７）に出力する。尚、出力端子は
入出力兼用端子であつてもよい。モードレジスタ
３３はアドレスのマルチプレクス形式を決定する
レジスタで、本実施例では16キロビツトRAMを
接続するモードと64キロビツトRAMを接続する
モードのいずれかを指定する１ビツトのレジスタ
となつている。リフレツシユ・アドレス・カウン
タ３４は、ダイナミツクRAMのリフレツシユ・
アドレス８ビツトを管理するもので、リフレツシ
ユ・アドレス選択信号（REF）を入力するこど
に＋１する機能をもつ。 本実施例によれば、タイミング発生回路３１、
アドレスマルチプレクサ３２、リフレツシユ・ア
ドレス・カウンタ３４を集積回路装置３０の内部
に内蔵した結果、システムの部品点数を大幅に削
減できる。また、モードレジスタ３３と、その出
力信号（Ｍ）によつてアドレスマルチプレクサ３
２の機能が切換わる構成となつているため、複数
種類（本実施例では16キロビツトRAMと64キロ
ビツトRAMの２種類）のダイナミツクRAMに
対応できる。 第４図は、第３図の実施例におけるダイナミツ
クRAM制御信号のタイムチヤートを示す。行ア
ドレス信号（RAS）、列アドレス信号（CAS）、
書込み制御信号（WE）、RAMアドレス（X0〜
７）のタイミングを、基準クロツク（CLK）と
の並記で示している。図中に示すパラメータａ，
ｂ，ｃ，ｄによつて基準クロツク（CLK）の周
期を単位としてプログラマブルにタイミングを設
定できる。従つて、動作タイミングの異なる種々
のダイナミツクRAMに対応できる。 第５図に、アドレスマルチプレクサ３２の回路
を詳細に示す。アドレス選択のタイミング信号
RA，CA，REFによつて出力端子（X0〜７）に
出力されるアドレスが適宜選択される。また、モ
ード信号（Ｍ）によつて２種類のマルチプレクス
モードが選択される。第１表は、各タイミングで
出力されるアドレス・ビツトをまとめたものであ
る。
したマイクロプロセツサ、CRT制御装置及び集
積回路装置に係り、特にダイナミツクRAMを直
接制御し得るものに関する。 〔従来技術〕 第１図は、記憶装置にダイナミツクRAMを用
いるシステムの構成を示す。集積回路装置１０、
クロツク発生器１１、タイミング信号発生器１
２、アドレスマルチプレクサ１３、メモリ１４、
から成る。集積回路装置１０は16ビツトのアドレ
ス・バスと８ビツトのデータ・バスを介して大容
量のメモリを制御する。このような大容量メモリ
を扱う集積回路装置として代表的なものは各種マ
イクロプロセツサやCRT制御装置などである。
クロツク発生器１１は各部の基準クロツクを発生
する。タイミング信号発生器１２は、ダイナミツ
クRAMの制御信号やRAMアドレスのマルチプ
レクス・タイミング信号等を発生する。アドレス
マルチプレクサ１３は16ビツトのアドレス信号を
ダイナミツクRAMの行アドレスと列アドレスを
多重化し、８本のRAMアドレス線上に出力して
いる。メモリ１４は８個の64キロビツト・ダイナ
ミツクRAMから成つている。ここで、スタテイ
ツクRAMの場合は、64キロビツトのものを例に
とると、16ビツトのアドレス信号を16本のアドレ
ス線上に出力する。そのため、16キロビツトのス
タテイツクRAMに切り替える際には、所定のア
ドレスビツトを所定値に固定すれば良いのであ
る。しかし、ダイナミツクRAMの場合には、上
記に示したように、64キロビツトのものの場合、
16ビツトのアドレス信号をダイナミツクRAMの
行アドレスと列アドレスに多重化し、８本の
RAMアドレス線上に出力している。このため、
16キロビツトのダイナミツクRAMに切り替える
際には、所定のアドレスを多重化するか多重化し
ないかを設定してやらなければならない。 第２図は、ダイナミツクRAMの動作タイムチ
ヤートを示す。アドレス線には行アドレス
（RA）と列アドレス（CA）を時分割に多重化し
て乗せる。制御信号として、行アドレス・ストロ
ーブ（RAS）、列アドレス・ストローブ（CAS）、
書込み制御信号（WE）が必要である。この制御
信号のタイミングは使用するRAMの種類によつ
て異なる。また、アドレスを多重化するパターン
もダイナミツクRAMの種類によつて異なる。例
えば、16キロビツトのダイナミツクRAMの場合
は、14ビツトのアドレス信号を７本の信号線に多
重化して供給している。64キロビツトのダイナミ
ツクRAMの場合は、16ビツトのアドレス信号を
８本の信号線に多重化して供給している。 このように、集積度の高いダイナミツクRAM
を用いることによりメモリ・チツプは少なくて済
むのであるが、タイミング信号発生器１２やアド
レスマルチプレクサ１３などの回路が必要とな
る。従来はこれらの回路は個別部品で構成される
ため、部品点数が増え、システムが複雑になる欠
点があつた。 ダイナミツクRAMのもう一つの欠点は、記憶
が一時的なものであるため一定時間内にリフレツ
シユしなければならないことである。このため、
通常はリフレツシユ・アドレス・カウンタ及びリ
フレツシユ・タイミングの制御回路を設ける必要
がある。従来、集積回路装置１０内部にリフレツ
シユ・アドレス・カウンタを内蔵するものやリフ
レツシユ・アドレス・カウンタとアドレスマルチ
プレクサを一体にした素子が発表されている。ま
た、リフレツシユ・アドレス・カウンタを内蔵す
るRAM素子もある。しかし、いずれの場合に
も、リフレツシユ・アドレス・カウンタを内蔵す
るのみであるから、リフレツシユ・タイミングを
制御する外部回路が必要となる。一般に、リフレ
ツシユする際には、それぞれのリフレツシユ・ア
ドレスは連続して設定されていることが必要であ
る。すなわち、リフレツシユは、列単位に行アド
レスを連続して変えていくことによつて行うから
である。 上記の条件から、ダイナミツクRAMの種類を
変える場合、それぞれのダイナミツクRAMに特
有なアドレス信号の出力状態が決まつてくる。そ
のため、アドレスの出力状態を判別するために、
モード情報を定義し、このモード情報に基づい
て、アドレスの出力状態を決めてやれば良いとい
うことになる。 〔発明の目的〕 本発明の目的は、システムの部品点数を削限す
るため種々のダイナミツクRAMに直接接続でき
るメモリ制御回路並びにそれを内蔵に各種集積回
路装置を提供するにある。 〔発明の概要〕 本発明の特徴は、接続するダイナミツクRAM
の種類を示すモード情報に対応して、アドレスの
マルチプレクスを行なうようにしたことにある。 〔発明の実施例〕 以下図面に基づいて、本発明の実施例を詳細に
説明する。 第３図は本発明の一実施例の集積回路装置３０
とそれを用いてダイナミツクRAMを制御するシ
ステム構成例を示す。集積回路装置３０には、タ
イミング信号発生器３１、アドレスマルチプレク
サ３２、モードレジスタ３３、リフレツシユ・ア
ドレス・カウンタ３４を内蔵している。システム
は集積回路装置３０、クロツク発生器１１、メモ
リ１４から成る簡単な構成である。タイミング信
号発生器３１は外部から入力される基準クロツク
信号（CLK）から、ダイナミツクRAMの制御信
号とアドレス選択信号を発生する。ダイナミツク
RAMの制御信号には、行アドレス・ストローブ
（RAS）、列アドレス・ストローブ（CAS）、書込
み制御信号（WE）があり、これらは集積回路装
置３０の出力端子から出力される。アドレス選択
信号には、行アドレス選択信号（RA）、列アド
レス選択信号（CA）、リフレツシユ・アドレス選
択信号（REF）がある。アドレスマルチプレク
サ３２は、16ビツトのメモリアドレス（A0〜15）
と８ビツトのリフレツシユ・アドレス（R0〜７）
を入力し、アドレス選択信号RA，CA，REFの
タイミングに従つてアドレスを切換え制御し、出
力端子（X0〜７）に出力する。尚、出力端子は
入出力兼用端子であつてもよい。モードレジスタ
３３はアドレスのマルチプレクス形式を決定する
レジスタで、本実施例では16キロビツトRAMを
接続するモードと64キロビツトRAMを接続する
モードのいずれかを指定する１ビツトのレジスタ
となつている。リフレツシユ・アドレス・カウン
タ３４は、ダイナミツクRAMのリフレツシユ・
アドレス８ビツトを管理するもので、リフレツシ
ユ・アドレス選択信号（REF）を入力するこど
に＋１する機能をもつ。 本実施例によれば、タイミング発生回路３１、
アドレスマルチプレクサ３２、リフレツシユ・ア
ドレス・カウンタ３４を集積回路装置３０の内部
に内蔵した結果、システムの部品点数を大幅に削
減できる。また、モードレジスタ３３と、その出
力信号（Ｍ）によつてアドレスマルチプレクサ３
２の機能が切換わる構成となつているため、複数
種類（本実施例では16キロビツトRAMと64キロ
ビツトRAMの２種類）のダイナミツクRAMに
対応できる。 第４図は、第３図の実施例におけるダイナミツ
クRAM制御信号のタイムチヤートを示す。行ア
ドレス信号（RAS）、列アドレス信号（CAS）、
書込み制御信号（WE）、RAMアドレス（X0〜
７）のタイミングを、基準クロツク（CLK）と
の並記で示している。図中に示すパラメータａ，
ｂ，ｃ，ｄによつて基準クロツク（CLK）の周
期を単位としてプログラマブルにタイミングを設
定できる。従つて、動作タイミングの異なる種々
のダイナミツクRAMに対応できる。 第５図に、アドレスマルチプレクサ３２の回路
を詳細に示す。アドレス選択のタイミング信号
RA，CA，REFによつて出力端子（X0〜７）に
出力されるアドレスが適宜選択される。また、モ
ード信号（Ｍ）によつて２種類のマルチプレクス
モードが選択される。第１表は、各タイミングで
出力されるアドレス・ビツトをまとめたものであ
る。
本発明によれば、複数のダイナミツクRAMに
対応可能なメモリ制御回路並びにそれを内蔵した
各種集積回路装置によつて、システム構成のため
の部品点数を削減できる。
対応可能なメモリ制御回路並びにそれを内蔵した
各種集積回路装置によつて、システム構成のため
の部品点数を削減できる。
第１図は従来のダイナミツクRAMを用いたシ
ステム構成例を示すブロツク図、第２図はダイナ
ミツクRAMの動作タイムチヤート、第３図は本
発明の一実施例のブロツク図、第４図は第３図の
動作タイムチヤート、第５図は本発明のアドレス
マルチプレクサの回路図である。 ３０……集積回路装置、３１……タイミング信
号発生器、３２……アドレスマルチプレクサ、３
３……モードレジスタ、３４……リフレツシユ・
アドレス・カウンタ。
ステム構成例を示すブロツク図、第２図はダイナ
ミツクRAMの動作タイムチヤート、第３図は本
発明の一実施例のブロツク図、第４図は第３図の
動作タイムチヤート、第５図は本発明のアドレス
マルチプレクサの回路図である。 ３０……集積回路装置、３１……タイミング信
号発生器、３２……アドレスマルチプレクサ、３
３……モードレジスタ、３４……リフレツシユ・
アドレス・カウンタ。
Claims (1)
- 【特許請求の範囲】 １ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して供給するメモリ制
御回路において、 上記アドレス・ビツトのうち所定の複数のアド
レス・ビツトを多重化するか、又は多重化しない
かをアドレスの出力状態を示すモード情報に従つ
て選択する手段を備えたことを特徴とするメモリ
制御回路。 ２ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して供給するメモリ制
御回路において、 上記アドレス・ビツトのうち所定の複数のアド
レス・ビツトを多重化するか、又は他の複数のア
ドレス・ビツトを多重化するかをアドレスの出力
状態を示すモード情報に従つて選択する手段を備
えたことを特徴とするメモリ制御回路。 ３ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して出力端子あるいは
入出力兼用端子より出力する集積化されたマイク
ロプロセツサにおいて、 上記マイクロプロセツサの内部に設けられたモ
ードレジスタ又は外部からの上記アドレスの出力
状態を示すモード情報に従つて、上記アドレス・
ビツトのうち所定の複数のアドレス・ビツトを多
重化して上記端子より出力するか、多重化しない
で上記端子より出力するかを選択するメモリ制御
回路を内蔵したことを特徴とするマイクロプロセ
ツサ。 ４ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して出力端子あるいは
入出力兼用端子より出力する集積化されたマイク
ロプロセツサにおいて、 上記マイクロプロセツサの内部に設けられたモ
ードレジスタ又は外部からの上記アドレスの出力
状態を示すモード情報に従つて、上記アドレス・
ビツトのうち所定の複数のアドレス・ビツトを多
重化して上記端子より出力するか、他の複数のア
ドレス・ビツトを多重化して上記端子より出力す
るかを選択するメモリ制御回路を内蔵したことを
特徴とするマイクロプロセツサ。 ５ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して出力端子あるいは
入出力兼用端子より出力する集積化されたCRT
制御装置において、 上記CRT制御装置の内部に設けられたモード
レジスタ又は外部からの上記アドレスの出力状態
を示すモード情報に従つて、上記アドレス・ビツ
トのうち所定の複数のアドレス・ビツトを多重化
して上記端子より出力するか、多重化しないで上
記端子より出力するかを選択するメモリ制御回路
を内蔵したことを特徴とするCRT制御装置。 ６ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して出力端子あるいは
入出力兼用端子より出力する集積化されたCRT
制御装置において、 上記CRT制御装置の内部に設けられたモード
レジスタ又は外部からの上記アドレスの出力状態
を示すモード情報に従つて、上記アドレス・ビツ
トのうち所定の複数のアドレス・ビツトを多重化
して上記端子より出力するか、他の複数のアドレ
ス・ビツトを多重化して上記端子より出力するか
を選択するメモリ制御回路を内蔵したことを特徴
とするCRT制御装置。 ７ ダイナミツクRAMを駆動するための複数の
アドレス・ビツトの情報を時分割によつて行アド
レスと列アドレスに多重化して出力端子あるいは
入出力兼用端子より出力する集積化された集積回
路装置において、 上記集積回路装置の内部に設けられたモードレ
ジスタ又は外部からの上記アドレスの出力状態を
示すモード情報に従つて、上記アドレス・ビツト
のうち所定の複数のアドレス・ビツトを多重化し
て上記端子より出力するか、多重化しないで上記
端子より出力するかを選択するメモリ制御回路を
内蔵したことを特徴とする集積回路装置。 ８ 特許請求の範囲第７項において、 ダイナミツクRAMのリフレツシユ・アレドス
を計数する手段を設けたメモリ制御回路を内蔵し
たことを特徴とする集積回路装置。 ９ 特許請求の範囲第７項において、 ダイナミツクRAMの行アドレス・ストローブ
信号及び列アドレス・ストローブ信号を発生する
手段を設けたメモリ制御回路を内蔵したことを特
徴とする集積回路装置。 １０ ダイナミツクRAMを駆動するための複数
のアドレス・ビツトの情報を時分割によつて行ア
ドレスと列アドレスに多重化して出力端子あるい
は入出力兼用端子より出力する集積化された集積
回路装置において、 上記集積回路装置の内部に設けられたモードレ
ジスタ又は外部からの上記アドレスの出力状態を
示すモード情報に従つて、上記アドレス・ビツト
のうち所定の複数のアドレス・ビツトを多重化し
て上記端子より出力するか、他の複数のアドレ
ス・ビツトを多重化して上記端子より出力するか
を選択するメモリ制御回路を内蔵したことを特徴
とする集積回路装置。 １１ 特許請求の範囲第１０項において、 ダイナミツクRAMのリフレツシユ・アドレス
を計数する手段を設けたメモリ制御回路を内蔵し
たことを特徴とする集積回路装置。 １２ 特許請求の範囲第１０項において、 ダイナミツクRAMの行アドレス・ストローブ
信号及び列アドレス・ストローブ信号を発生する
手段を設けたメモリ制御回路を内蔵したことを特
徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184604A JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184604A JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975491A JPS5975491A (ja) | 1984-04-28 |
| JPH0458675B2 true JPH0458675B2 (ja) | 1992-09-18 |
Family
ID=16156116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184604A Granted JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975491A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3112020B2 (ja) * | 1990-06-18 | 2000-11-27 | 株式会社日立製作所 | ダイナミックｒａｍ制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431655B2 (ja) * | 1973-03-22 | 1979-10-08 | ||
| JPS5798600U (ja) * | 1980-12-09 | 1982-06-17 | ||
| JPS5848293A (ja) * | 1981-09-16 | 1983-03-22 | Canon Inc | メモリのリフレツシユ装置 |
-
1982
- 1982-10-22 JP JP57184604A patent/JPS5975491A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5975491A (ja) | 1984-04-28 |
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