JPH045993B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、ビデオゲーム機等のビデオ式デイス
プレイ装置のビデオ画面にぼかしを生じさせる隈
取回路を具えた画像形成回路に関する。 これらのビデオデイスプレイ装置の画面は、走
査線の番号Xiと、走査線に沿つて設けられた分
区番号Yjとによつて指定されるドツト若しくは
画素の集合として表わされるものであるが、この
ような画面に、野原や海や空、オーロラや太陽、
爆発光等を表現する場合、ぼかしの技法を用いる
と自然でソフトな色調変化をかもし出すことがで
き、興味深い画面を構成し得るものである。 然しながら、従来公知の方法でこのようなぼか
しを生じさせようとすると、演算装置で多段階の
中間輝度を示す多値論理を扱わねばならなかつた
ので、高速で大規模な回路又は多量のカラーデー
タを記録した大容量メモリなどが必要となり、ま
た、簡単な輝度分布を生じさせるためにも複雑な
プログラムを必要とするので、装置が高価となる
という問題があつた。 本発明は叙上の観点に立つてなされたものであ
つて、その目的とするところは、極めて簡単な回
路とプログラムによつて、容易かつ確実に、ビデ
オ画面にぼかしを含む画像を形成するための隈取
回路を見えた画像形成回路に関する。 而して、本発明の要旨とするところは、通常こ
の種のビデオデイスプレイ装置において、画面の
アドレス指定のため発振される複数のクロツクパ
ルス列の一部をデコードし、ぼかしを生じさせる
ための輝度制御信号を得ることにある。 而して、このクロツクパルス列は、ビデオ画面
上に設定したアドレスにビデオ信号を割りあてる
ため発振される複数のパルス列であり、画面上で
走査される順序に従つて定めた走査線アドレスを
指定する一組の並列同期パルス列と、走査線上で
走査される順序に従つて定めたドツトアドレスを
指定する一組と並列同期パルス列とから成るアド
レス指定パルス列である。 而して、本発明においては、このアドレス指定
パルス列の全部若しくは一部が輝度制御信号に変
換され、これによりぼかし模様が生ぜしめられ
る。 而して、具体的にぼかしを生じさせるには、特
許請求の範囲第１項に記載の画像形成回路の如
く、上記輝度制御信号そのものにより画像の一部
を現出させるように構成すればよく、或いはま
た、特許請求の範囲第３項に記載の如く、主制御
回路から送られるビデオ信号の一部の輝度レベル
を上記輝度制御信号により制御するようにしても
よい。 以下、図面により本発明を詳細に説明する。 第１図は本発明にかゝる画像形成回路を具備す
るビデオゲーム機の一実施例を示す回路図、第２
図ないし第５図はビデオ画面の説明図、第６図は
第１図に示した回路の作用を説明するタイムチヤ
ート、第７図は本発明にかゝる画像形成回路を具
備するビデオゲーム機のもう一つの実施例を示す
回路図、第８図は本発明にかゝる画像形成回路中
の隈取回路の更にもう一つの実施例を示すブロツ
ク回路図である。 先ず第１図から説明する。第１図は、特許請求
の範囲第１項記載の画像形成回路を具備するビデ
オゲーム機の一実施例を示している。 而して、第１図中、１はゲーム機、２はビデオ
デイスプレイ装置、３はプレイヤより操作される
制御盤、４は主制御回路、５はビデオ信号出力回
路、６は隈取回路、７はクロツクパルス発振回
路、８はアンド回路、９はデータバスである。 クロツクパルス発振回路７の出力端子７−１，
７−２および７−３からは、それぞれ、ビデオデ
イスプレイのための垂直掃引パルス列P_V、水平
掃引パルスP_Hおよび回路制御用基本クロツクパ
ルスH_Oが発振される。これらのパルス波形は第
６図P_V、P_HおよびH_Oに示されている。 主制御回路４には、ゲーム展開のため必要なプ
ログラムおよびパターンデータ等が搭載されてお
り、プレイヤが制御盤３の押ボタン３ａ，３ａを
操作すると、その操作情報に基いて所定の情報処
理を行い、上記パルス列P_V、P_Hに合わせて所望
の信号を発生する。 本実施例においては、主制御回路４の出力端子
B₁，G₁およびR₁からは、それぞれほかすことを
要しない背景部分に関するブルー、グリーンおよ
びレツドの色信号が発信される。これは図示され
ている例では、例えば空２ａのように均一な色彩
の背景部分の色を指定する信号である。この部分
では輝度は100％であるものとする。 また、出力端子B₂，G₂およびR₂からは、各種
のイメージパターン、キヤラクタを描出するため
必要なブルー、グリーンおよびレツドのパターン
信号が出力される。これは、例えば、潜水艇２ｃ
や爆雷２ｄを現出させるための信号であり、これ
らも輝度100％で表示されるものとする。 これらの出力端子B₁，G₁，R₁およびB₂，G₂，
R₂からの出力は公知のビデオ信号出力回路５に
送られる。 この出力回路５は、三色の電子銃に対応する同
形、同一定数のＲ，Ｇ，Ｂ出力回路５Ｂ，５Ｇお
よび５Ｒと、これらの色別出力回路の出力を帰線
期間中ブランキングするアナログスイツチ５０か
ら成る。 Ｂ出力回路５Ｂは、バツフアレジスタ５１Ｂ、
プルアツプ用の電源５３Ｂ、抵抗５４Ｂ，５５
Ｂ、およびダイオード５６Ｂ，５７Ｂから成る。
前述の如く、他のＧ，Ｒ出力回路５Ｇ，５Ｒの構
成もこれと同様である。 今、空２ａがGRで表わされるものとすると、
空２ａがスキヤンされる間、バツフアレジスタ５
１Ｇ，５１Ｒから状態１の映像信号パルスが発信
される。このスキヤニング中、爆雷２ｄをＢで出
現させる必要が生じると、当該部分では出力端子
B₂のみから状態１の影像信号パルスが発信され
Ｂ１，Ｇ１，Ｒ１およびＧ２，Ｂ２は状態０とな
るので、これらＧ，Ｒ出力回路５Ｇ，５Ｒの出力
は状態０となり、一方Ｂ出力回路５Ｂは状態１の
映像信号パルスを発生し、爆雷２ｄがＢで表示さ
れることになる。 このような出力回路５の構成及び作用は公知の
ものであり、このような画面構成を行う場合、上
記クロツクパルスH_O、垂直掃引パルスP_V、水平
掃引パルスP_Hのほかに、スキヤニングと同期し
て画面上の画素のアドレスを表示し得るアドレス
指定パルス列を発生させておき、これらのパルス
列に同期して演算とスキヤニング制御とを行うこ
とも亦公知である。 このアドレス指定パルスは、走査線のアドレス
指定パルスと、走査線上のドツトのアドレス指定
パルスとから成る。 第２図に示す如く、画面は走査線のアドレス
Xiと、画面を走査方向に分割して設けた分区の
アドレスYjによつてその位置が指定され、かつ
それぞれ特定の三色輝度が指定されているドツト
の集合により表示されるものである。第２図には
走査線X₁₈と、ドツトX₁₂Y₂₀が黒く塗りつぶさ
れ、示されている。 走査線アドレス指定パルスは、例えば、走査線
の数が2ⁿ本であるときは、ｎ列のパルス列V₁，
V₂，V₃…Vnであり、それらのパルス列中最も高
速のV₁は、図示されていない走査線用のクロツ
クパルスV₀の1/2の周波数を有し、以下、V₂，
V₃，…Vnは順次バイナリに逓減された周波数を
有するものとし、かつ、走査線Xiが走査されて
いる期間中は、上記パルス列Vn，Vn_-1，Vn_-2…
V₁の状態がｉに対応する二進数を示すように、
各パルス列のデユーテイと位相をあらかじめ整合
しておくものである。 ドツトアドレス指定パルスは、同様に、走査線
一本当りのドツト数が2^mであるときは、ｍ列のパ
ルス列H₁，H₂，H₃…Hmであり、それらのパル
ス列中最も高速のH₁は、ドツト送り用の基本ク
ロツクパルスH₀の1/2の周波数を有し、以下、
H₂，H₃…Hmは順次バイナリに逓減された周波
数を有するものとし、ドツトYjが表示されてい
る期間中は、上記パルス列Hm，Hm_-1，Hm_-2
…H₁の示すコードがｊに対応する二進数を示す
ように構成する。 これらのパルス列のモデルは第６図に示されて
いる。 而して、本発明においては、ドツトアドレス指
定パルスを利用すれば、第３図に示したような走
査方向に濃淡差を有するぼかしが得られ、走査線
アドレス指定パルス列を利用すれば、第４図に示
したような走査直角方向のぼかしが得られ、さら
に、回路に多少の変更を加え両パルス列を合わせ
用い得るようにすれば、第５図に示したような二
次元的ぼかしが得られる。 これらのパルス列は、主制御回路４の出力端子
１ないし８から隈取回路６に送られる。今これら
の出力端子１ないし８から送られるパルス列を、
第６図に示したドツトアドレス指定パルス列H₁
ないしH₈であるとして説明する。 これらのパルス列は、一つの水平帰線期間の終
りの時点ではいずれも０であるが、掃引が始ま
り、走査線の始点であるY₁にビームが向けられ
るとH₁が１となり、以下ビームがY₂，Y₃，Y₄…
移動するのに応じ、第１表の如く変化する。

【表】 即ち、パルス列の示す二進数H₈，H₇…H₁は、
ドツトYjの番号ｊを二進化したものである。 而して、第１図に示した実施例においては、こ
れらのパルス列は、主制御回路４の出力端子１な
いし８から隈取回路６に送られる。 主制御回路４の出力端子CPからはH₁の２倍の
周波数のクロツクパルスH_Oが送出される。 隈取回路６は、主制御回路４の出力端子１ない
し８から発振されるアドレス指定パルスの一部を
受入れ、これを所望の輝度制御信号に変換するデ
コーダと、そのデコーダの出力を、必要に応じて
主制御回路４の端子Ｓから出力される制御信号に
応動して開閉制御し、主制御回路から発信された
ビデオ信号の一部と重畳する回路から成る。 而して、本実施例においては、上記デコーダ
は、ラツチ６０、ラダー回路７０および出力回路
８０から成り、ゲート回路はアナログスイツチ９
０から成る。 ラツチ６０は、８個の遅延バイステーブルエレ
メント６１ないし６８から成る。このラツチ６０
を使用する目的は同期論理のためである。然しな
がら、本発明回路は非同期で作動させても特に問
題はないから、このラツチは必須の構成要件では
ない。 ラダー回路７０は、一種のＤ／Ａ変換器又はデ
コーダであり、ラツチ６０を構成するＤモノステ
ーブルエレメント６１ないし６８の出力端子のそ
れぞれに、それぞれの一方の端子が接続された８
個の抵抗R₁，R₂，R₃…R₈と、それらの抵抗のう
ち相隣るものの他の一方の端子間に接続された抵
抗r₁，r₂…r₇と、抵抗R₁およびr₁の接続点とアー
スラインとの間に挿入された接地抵抗Rgとから
成る。而して、抵抗R₃とr₇の接続点は出力端子で
ある。 而して、抵抗R₁，R₂…R₃，r₁，r₂，…r₇，Rg
と出力回路８０の入力インピーダンスとを適切に
定めると、上記抵抗R₁，R₂…R₃の一方の端子に
入力するコードと、出力電流の間に線型変換式が
成り立つよう構成できることは公知である。 出力回路８０は増幅回路であり、トランジスタ
８１、電源８２および抵抗８３，８４およびダイ
オード８５から成る。 また、回路９０は、必要に応じ出力回路８０の
出力が遮断するため設けられるものであり、主制
御回路４の出力により制御されるアナログスイツ
チ９０である。 主制御回路４の出力端子B₁，G₁，R₁；B₂，
G₂，R₂からの信号により画面に画像を表示する
場合には、出力端子Ｓからの信号によりアナログ
スイツチ９０はオフとなり、隈取回路６からの出
力が遮断される。 ラツチ６０の入力は、ドツトアドレスを表示す
る二進化コードであり、従つて、ラダー回路７０
の出力はドツトアドレスに対応する数値に比例し
たものとなる。この出力は出力回路８０で増幅さ
れ、アナログスイツチ９０を介して、出力回路５
Ｂの出力と重畳される。 この隈取回路６の出力により画像を表示すると
きは、主制御回路４の出力B₁，G₁，R₁の出力は
停止され、出力Ｓはアナログスイツチ９０を導通
させる。そのため、例えば第３図に示されている
ような走査方向に向かつて順次Ｂ輝度が増加する
画面が得られる。 実際には例えば第１図に示されているように、
一定の所で空２ａと海２ｂとを分かち、海２ｂは
Ｂのぼかしを、空２ａは一定輝度の画像をもつて
表示するものであり、この切替えは出力Ｓ，B₁，
G₁およびR₁によつて行なわれる。 即ち、海２ｂがスキヤンされている間は、アナ
ログスイツチ９０がオンであり、出力B₁，G₁、
およびR₁は０である。然しながら、空２ａがス
キヤンされるときは、アナログスイツチ９０がオ
フとなり、例えば出力G₁，R₁はハイレベルとな
る。 一方、海２ｂの領域に潜水艇２ｃを出現させる
場合には、当該部分をスキヤンするとき出力Ｓを
発生させてアナログスアツチ９０をオフとし、代
りに出力端子B₂，G₂，R₂のうち所望のもの、例
えばG₂をハイレベルとするものである。 空２ａに爆雷２ｄを生じさせるときは、上記出
力G₁，R₁がカツトされ、代りに例えば出力B₂が
ハイレベルとされる。 而して、本実施例の如く構成すると、海２ｂの
部分の輝度は、１ビツト毎にわずかづつ、しかも
直線的に上昇するから、むらなく、自然なぼかし
が表現できるものである。 次に第７図について説明する。 第７図は、特許請求の範囲第３項記載の画像形
成回路を具備するビデオゲーム機の一実施例を示
している。 第７図に示した実施例と、前述の第１図の実施
例の相異点は、ゲーム機１０のデイスプレイ装置
２０において、ぼかしが走査直角方向に与えられ
ている点と、隈取回路６の出力が直接ビデオ信号
として用いられておらず、輝度制御回路１００を
介して、主制御回路４の出力B₁の輝度レベル制
御に用いられている点である。 海２０ｂにおいて、走査直角方向にぼかしを生
じさせるため、主制御回路４の出力端子１ないし
８からは、走査線のアドレス指定パルス列V₁，
V₂，…V₈が送出され、端子CPからはV₁の２倍の
周波数のクロツクパルスV₀が送出される。また、
ラツチ６０のクリヤパルスは、垂直掃引パルス
P_Vである。 この方式では、主制御回路４の出力端子B₁，
G_1，R_1，B_2，G_2，R₂からは従来公知の方法で、
ぼかしを含まない安全な画像を生じさせるため必
要なビデオ信号が送出される。換言すれば、空２
０ａをGRで表わし、海２０ｂをＢで表わすもの
とすると、空２０ａがスキヤンされる間は、バツ
フア５１Ｇおよび５１Ｒから状態１の映像信号パ
ルスが発信され、同５１Ｂの出力は状態０となる
が海２０ｂがスキヤンされるようになると、バツ
フア５１Ｂから状態１の映像信号パルスが発信さ
れるようになり、同５１Ｇおよび５１Ｒの出力は
状態０となる。 このように、ぼかしを与えるべき海２０ｂのス
キヤニング時、海２０ｂの映像を生じさせる信号
が主制御回路４から供給される点は、前述第１図
の実施例と異なる点である。なお、この信号は以
下に述べる輝度制御が行なわれなかつたときは、
海２０ｂをＢの輝度100％で表現し得るものであ
る。 また、潜水艇２０ｃ、爆雷２０ｄを生じさせる
方法等は前述の第１図の実施例と同様なものであ
るから、こゝでは説明を省略する。 而して、輝度制御回路１００は、トランジスタ
１０１、電源１０２、抵抗１０３，１０４，１０
５および１０６から成る。また、バツフア５１Ｂ
はオープンコレクタタイプのものとする。 また、本実施例において、スキヤニングはビデ
オ画面２０の左上隅から始まり、左から右に走査
線が走り、順次下方に走査線が移行し、右下隅で
スキヤニングが終るものとする。 従つて、各フレームの前半に空２０ａがスキヤ
ンされ、後半に到つて海２０ｂがスキヤンされ
る。 而して、海２０ｂのスキヤニング期間中は、潜
水艇２０ｃを表示させる部分を除き、アナログス
イツチ９０が導通せしめられ、輝度制御回路１０
０が作動せしめられると共に、B₁出力が状態１
となるものである。 スキヤニングの開始時、即ち一番上の走査線
X₁が走査されている間は隈取回路６の出力はほ
とんど０に近いが、X₂，X₃…Xiとスキヤニング
が進行するにつれ、隈取回路６の出力は、走査線
一本毎に数値ｉに比例して増大する。 然しながら、空２０ａがスキヤンされている間
はアナログスイツチ９０がオフとなつているた
め、この出力は映像信号には何等の影響も及ぼさ
ない。 而して、海２０ｂのスキヤニングが始まるとア
ナログスイツチ９０はオンとなり、隈取回路６の
出力は輝度制御回路１００に入力する。 一方、主制御回路B₁の出力は、ハイレベルと
なるが、その出力は抵抗１０５および１０６を通
じて接地されているので、ダイオード５６Ｂの出
力は、初めは比較的低いレベルに引下げられる
が、スキヤニングの進行に応じて、走査線一本毎
に少しづつ、略線形に上昇する。 従つて、この信号により、Ｂ電子銃を制御すれ
ば、海２０ｂの上層部ではやゝ低い、例えば50％
の輝度レベルとし、以下走査線一本毎に少しづ
つ、略線形に輝度を上昇せしめ、海底では輝度
100％となし得るものである。 従つて、本実施例においても、前述第１図の実
施例と同様、自然でソフトなぼかしが得られる。 なお、上記の輝度制御回路１００の構成は、隈
取回路６の出力回路８０とほぼ同一であるから、
本実施例においては、出力回路８０を省略するこ
とも可能である。 なお、本発明の構成は叙上の実施例のみに限定
されるものではない。 まず、叙上の実施例では、第６図に示したドツ
トアドレス指定パルス列又は走査線アドレス指定
パルス列を全部使用したが、これは、必ずしも全
部を使用せず、その一部、例えばH₁ないしH₆を
使用するだけでもよく、またさらに、H₁のみを
用い、第８図に示す如き回路を用いても同一の目
的を達成できるものである。 こゝで、６００はカウンタ、７００はデコーダ
である。この実施例では、見掛け上はH₁のみし
か利用しないように見えるが実質的にはH₁〜H₈
を利用するものであり、本発明の一実施態様であ
る。 また、既に述べたことではあるが、ラツチ６０
は必須のものでなく、本発明では必ずしも同期論
理を必要としないから、これは使用しなくてもよ
いものであり、また、同期論理をとるとしても、
Ｄバイステーブルエレメント以外の回路要素を用
いたラツチ、レジスタ、バツフア等を自由に採用
できるものである。 また、叙上の実施例においては、H₁ないしH₈
を直接ラツチ６０に導入したが、場合によつては
この中間に適宜の変換器、加算器等を挿入するこ
とも考えられるものである。またさらに、このラ
ツチ６０の各Ｄバイステーブルエレメントのセツ
ト出力をそれぞれの入力部にフイードバツクして
自己保持させるように構成すると、輝度の上昇が
各ドツト毎に一定幅で上昇しなくなり、輝度と輝
度一定となるエリアの幅がいずれもバイナリに変
化するようになる。 より具体的に設定すると、ラダー回路７０の入
力と、ドツトアドレスとの対応は下記の如くにな
る。 ラダー回路入力 ドツトアドレス 00000001 １ 00000011 ２〜３ 00000111 ４〜７ 00001111 ８〜15 ： ： ： ： 11111111 128〜255 而して、このような構成とすると、前述の線形
輝度変化の場合とは、また一味違つたぼかし模様
が構成できるものである。 なお、この場合には、ラダー回路の抵抗の配分
を適切に変更することにより輝度の変化ステツプ
を自由に設定できるものである。 また、デコーダの構成も、ラダー回路７０のみ
に限定されるものでなく、Ｄ／Ａ変換器等その名
称の如何を問わず、本発明の目的の範囲内でこれ
と同一の作用効果を奏し得るもののすべてを利用
し得るものである。 また、輝度制御回路１００としては、演算増幅
器等利得制御可能な増幅器、減衰器等が利用でき
るものである。 さらに、叙上の実施例においては、隈取回路６
の出力を、Ｂ出力回路５Ｂのみと結合させたが、
これは、Ｇ，Ｒ出力回路５Ｇ，５Ｒに結合するこ
とも可能であり、また、その場合、隈取回路も一
個のみでなく複数とすることも可能である。 また、本発明を実施するデイスプレイ装置の用
途や目的、各部回路の構成等についても何等叙上
の記述のみに限定されるものでなく、本発明はあ
らゆる公知のものに応用できるものであり、本発
明はそれらのすべてを包摂するものである。 本発明は叙上の如く構成されるから、本発明に
よるときは極めて簡単な回路とプログラムによ
り、自由自在に複雑華麗なぼかしを生じさせるこ
とができ、興趣豊かでフアンタステイツクな画面
を構成し得るものである。

【図面の簡単な説明】

第１図は本発明にかゝる画像形成回路を具備す
るビデオゲーム機の一実施例を示す回路図、第２
図ないし第５図はビデオ画面の説明図、第６図は
第１図に示した回路の作用を説明するタイムチヤ
ート、第７図は本発明にかゝる画像形成回路を具
備するビデオゲーム機のもう一つの実施例を示す
回路図、第８図は本発明にかゝる画像形成回路中
の隈取回路の更にもう一つの実施例を示すブロツ
ク回路図である。 １……ゲーム機、２……ビデオデイスプレイ装
置、３……制御盤、４……主制御回路、５……ビ
デオ信号出力回路、６……隈取回路、７……クロ
ツクパルス発振回路、８……アンド回路、９……
データバス。

Claims (1)

1. 【特許請求の範囲】 １ 並列に発振される複数のクロツクパルス列で
   あつて、画面上で走査される順序に従つて定めた
   走査線アドレスを指定する一組の並列同期パルス
   列と、走査線上で走査される順序に従つて定めた
   ドツトアドレスを指定する一組の並列同期パルス
   列とから成る複数のアドレス指定パルス列を発振
   する回路を有し、制御盤３からの入力に応じ、予
   め定められたプログラムに従いかつ上記アドレス
   指定パルス列に同期して所望のビデオ信号を発生
   する主制御回路４と、 主制御回路４の出力するビデオ信号を、ビデオ
   式デイスプレイ装置２に画像を生じさせるため必
   要な信号に変換する出力回路５とから成る画像形
   成回路において、 下記の(a)ないし(c)記載の構成要素を具備する隈
   取回路が設けられたことを特徴とするビデオ式デ
   イスプレイ装置の画面にぼかしを含む画像を生じ
   させる画像形成回路。 (a) 上記アドレス指定パルス列の少なくとも一部
   を受入れ、所望の輝度制御信号に変換するデコ
   ーダ７０。 (b) 上記デコーダ７０の出力側に接続される出力
   回路８０。 (c) 出力回路８０の出力を、主制御回路４から出
   力される制御信号に応動して断続制御し、出力
   回路５から出力された信号中の対応する信号に
   重畳する回路９０。 ２ 並列に発振される複数のクロツクパルス列で
   あつて、画面上で走査される順序に従つて定めた
   走査線アドレスを指定する一組の並列同期パルス
   列と、走査線上で走査される順序に従つて定めた
   ドツトアドレスを指定する一組の並列同期パルス
   列とから成る複数のアドレス指定パルス列を発振
   する回路を有し、制御盤３からの入力に応じ、予
   め定められたプログラムに従いかつ上記アドレス
   指定パルス列に同期して所望のビデオ信号を発生
   する主制御回路４と、 主制御回路４の出力するビデオ信号を、ビデオ
   式デイスプレイ装置２に画像を生じさせるため必
   要な信号に変換する出力回路５とから成るビデオ
   式デイスプレイ装置用の画像形成回路において、 下記の(a)ないし(d)記載の構成要素を具備する隈
   取回路が設けられたことを特徴とするビデオ式デ
   イスプレイ装置の画面にぼかしを含む画像を生じ
   させる画像形成回路。 (a) 上記アドレス指定パルス列の少なくとも一部
   を受入れるラツチ６０。 (b) ラツチ６０の後段に接続され、ラツチ６０を
   介して入力する上記アドレス指定パルス列を受
   入れ、所望の輝度制御信号に変換するデコーダ
   ７０。 (c) 上記デコーダ７０の出力側に接続される出力
   回路８０。 (d) 出力回路８０の出力を、主制御回路４から出
   力される制御信号に応動して断続制御し、出力
   回路５から出力された信号中の対応する信号に
   重畳する回路９０。 ３ ラツチ６０がＮビツトのラツチであり、デコ
   ーダ７０が、ラツチ６０のＮビツトの出力端子の
   それぞれに、それぞれの一方の端子が接続される
   Ｎ個の並列抵抗R₁，R₂，R₃，…R_Nと、上記並列
   抵抗のうち相隣る抵抗R_iおよびR_i+1（但し、ｉ＝
   １、２、３、…Ｎ−１、）の他の一方の端子間に
   それぞれ接続される直列抵抗r₁と、上記並列抵抗
   R₁と直列抵抗r₁の接続点とアースラインの間に挿
   入される接地抵抗Rgと、上記並列抵抗R_Nと直列
   抵抗r_N-1の接続点に連らなる出力端子とから成る
   ラダー回路７０である特許請求の範囲第２項記載
   の画像形成回路。 ４ 出力回路８０が、ラダー回路７０の出力を増
   幅し、所望の輝度制御信号列に変換して出力する
   特許請求の範囲第３項記載の画像形成回路。