JPH0461440B2 - - Google Patents
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- JPH0461440B2 JPH0461440B2 JP63329484A JP32948488A JPH0461440B2 JP H0461440 B2 JPH0461440 B2 JP H0461440B2 JP 63329484 A JP63329484 A JP 63329484A JP 32948488 A JP32948488 A JP 32948488A JP H0461440 B2 JPH0461440 B2 JP H0461440B2
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- supply voltage
- mos transistor
- drain
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明はスタチツクランダムアクセスメモリ装
置（以下、SRAM装置と称す）に係るもので、
特にSRAM装置に使用するための電源調節回路
に係るものである。
置（以下、SRAM装置と称す）に係るもので、
特にSRAM装置に使用するための電源調節回路
に係るものである。
＜従来の技術と解決しようとする課題＞
MOS半導体メモリ装置中におけるSRAM装置
は広く使用されており、且つ高密度化されて来て
いる。そしてSRAM装置の高密度化はメモリセ
ルの大きさを縮小することを要求する。
は広く使用されており、且つ高密度化されて来て
いる。そしてSRAM装置の高密度化はメモリセ
ルの大きさを縮小することを要求する。
現在、使用されているSRAM装置は通常５ボ
ルトの外部電源電圧を使用しており、SRAM装
置内のメモリセルにはこの外部電源電圧と同一な
電圧が供給されている。そのような場合、上記メ
モリセル内にあるMOSトランジスタに長時間上
記電源電圧が印加されると、上記MOSトランジ
スタが故障するという問題が発生する。
ルトの外部電源電圧を使用しており、SRAM装
置内のメモリセルにはこの外部電源電圧と同一な
電圧が供給されている。そのような場合、上記メ
モリセル内にあるMOSトランジスタに長時間上
記電源電圧が印加されると、上記MOSトランジ
スタが故障するという問題が発生する。
第４図は従来におけるSRAM装置の１個のメ
モリセルの等価回路を示している。
モリセルの等価回路を示している。
メモリセル１００はデータノード１０とコンプ
リメンタリデータノード１１とを持っている。ド
ーピングされなかつた多結晶シリコンで作られた
第１及び第２負荷抵抗１２，１３が、各々外部の
電源電圧VDDが印加される電源線１とデータノー
ド１０及びコンプリメンタリデータノード１１と
の間に接続されている。メモリセル１００は一対
のクロス接続されたＮチヤンネルMOSトランジ
スタ７，９を内蔵している。データノード１０は
MOSトランジスタ９のゲートに接続され、コン
プリメンタリデータノード１１はMOSトランジ
スタ７のゲートに接続されている。そしてまたデ
ータノード１０，１１はトランスフアーMOSト
ランジスタ６，８によつて一対のビツトライン
３，４に各々接続されている。トランスフアー
MOSトランジスタ６，８のゲートはワードライ
ン２に各々接続されている。トランジスタ７，９
のドレイン―ソース通路は各ノード１０，１１を
接地線５に連結している。
リメンタリデータノード１１とを持っている。ド
ーピングされなかつた多結晶シリコンで作られた
第１及び第２負荷抵抗１２，１３が、各々外部の
電源電圧VDDが印加される電源線１とデータノー
ド１０及びコンプリメンタリデータノード１１と
の間に接続されている。メモリセル１００は一対
のクロス接続されたＮチヤンネルMOSトランジ
スタ７，９を内蔵している。データノード１０は
MOSトランジスタ９のゲートに接続され、コン
プリメンタリデータノード１１はMOSトランジ
スタ７のゲートに接続されている。そしてまたデ
ータノード１０，１１はトランスフアーMOSト
ランジスタ６，８によつて一対のビツトライン
３，４に各々接続されている。トランスフアー
MOSトランジスタ６，８のゲートはワードライ
ン２に各々接続されている。トランジスタ７，９
のドレイン―ソース通路は各ノード１０，１１を
接地線５に連結している。
今、論理“０”がメモリセル１００に記憶され
ていると仮定すると、トランジスタ７はデータノ
ード１１における電源電圧VDDによつてターンオ
ンされており、トランジスタ９はデータノード１
０の接地電位によつてターンオフされている。逆
に、もし論理“１”がメモリセル１００に記憶さ
れているとしたらデータノード１０は電源電圧
VDDに、データノード１１は接地電位になる。
ていると仮定すると、トランジスタ７はデータノ
ード１１における電源電圧VDDによつてターンオ
ンされており、トランジスタ９はデータノード１
０の接地電位によつてターンオフされている。逆
に、もし論理“１”がメモリセル１００に記憶さ
れているとしたらデータノード１０は電源電圧
VDDに、データノード１１は接地電位になる。
又、対のビツトライン３，４が電源電圧VDDに
プリチヤージされているSRAM装置においても、
トランスフアーMOSトランジスタ６又は８のド
レイン端子とソース端子との間に電源電圧VDDが
印加されることがある。
プリチヤージされているSRAM装置においても、
トランスフアーMOSトランジスタ６又は８のド
レイン端子とソース端子との間に電源電圧VDDが
印加されることがある。
メモリセル１００の書込み及び読出しの動作は
この技術分野においては公知なので、その説明は
省略する。
この技術分野においては公知なので、その説明は
省略する。
そしてメモリセル１００を構成するMOSトラ
ンジスタ６〜９のドレイン端子とソース端子との
間の電圧差異は電源電圧VDDであり、そのような
電圧が長時間の間印加されることは、高密度メモ
リ装置のメモリセルの大きさの縮小と電源電圧
VDDの高電圧の変動に起因して故障の原因とな
る。
ンジスタ６〜９のドレイン端子とソース端子との
間の電圧差異は電源電圧VDDであり、そのような
電圧が長時間の間印加されることは、高密度メモ
リ装置のメモリセルの大きさの縮小と電源電圧
VDDの高電圧の変動に起因して故障の原因とな
る。
このような問題は通常の電源電圧より高い外部
電源電圧の印加及びメモリ容量の増加によつて更
に深刻になり、その結果メモリ装置の信頼性が落
ちることになる。
電源電圧の印加及びメモリ容量の増加によつて更
に深刻になり、その結果メモリ装置の信頼性が落
ちることになる。
このような信頼性の問題を解決するために、内
部の電源電圧を５ボルト以下で約３ボルトに低く
する方式が提案されて来た。しかし、そのような
方式は電源電圧によるメモリセルの故障問題を減
少させるものの、パツケージからの放射能粒子に
起因するメモリセルに記憶されたデータの破壊の
みならず、メモリ装置の動作速度の減少が問題と
なる。
部の電源電圧を５ボルト以下で約３ボルトに低く
する方式が提案されて来た。しかし、そのような
方式は電源電圧によるメモリセルの故障問題を減
少させるものの、パツケージからの放射能粒子に
起因するメモリセルに記憶されたデータの破壊の
みならず、メモリ装置の動作速度の減少が問題と
なる。
したがつて、本発明は電源電圧を低くすること
なしに長時間使用されてもメモリセルの故障を防
止することができる電源調節回路を持つSRAM
装置を提供することにある。
なしに長時間使用されてもメモリセルの故障を防
止することができる電源調節回路を持つSRAM
装置を提供することにある。
＜課題を解決するための手段＞
上記のような目的を達成するために本発明は、
スタチツクランダムアクセスメモリ装置におい
て、電源電圧の変動を検出し、電源電圧が所定値
より低い場合には第１の状態の論理信号を、また
電源電圧が所定値より高い場合には第２の状態の
論理信号を出力する検出手段と、この検出手段か
らの前記論理信号に基づいて制御される電源供給
手段とよりなる電源電圧調節手段を備えており、
そして、電源供給手段は、電源電圧がそのまま供
給可能な主電源経路と、電源電圧を所定の条件で
降下させる降下手段を有する副電源経路とを備え
ており、検出手段からの論理信号が第１の状態の
ときは主電源経路を介して電源電圧をそのまま内
部回路に供給し、論理信号が第２の状態のときは
主電源経路が遮断状態になつて副電源経路を介し
て降下電圧を内部回路に供給するようになつてい
ることを特徴とする。
スタチツクランダムアクセスメモリ装置におい
て、電源電圧の変動を検出し、電源電圧が所定値
より低い場合には第１の状態の論理信号を、また
電源電圧が所定値より高い場合には第２の状態の
論理信号を出力する検出手段と、この検出手段か
らの前記論理信号に基づいて制御される電源供給
手段とよりなる電源電圧調節手段を備えており、
そして、電源供給手段は、電源電圧がそのまま供
給可能な主電源経路と、電源電圧を所定の条件で
降下させる降下手段を有する副電源経路とを備え
ており、検出手段からの論理信号が第１の状態の
ときは主電源経路を介して電源電圧をそのまま内
部回路に供給し、論理信号が第２の状態のときは
主電源経路が遮断状態になつて副電源経路を介し
て降下電圧を内部回路に供給するようになつてい
ることを特徴とする。
＜実施例＞
以下本発明の一実施例を図面を参照して詳細に
説明する。尚、従来と共通する部分には従来と同
一符号を付し、重複する説明は省略する。
説明する。尚、従来と共通する部分には従来と同
一符号を付し、重複する説明は省略する。
第１図は本発明に係るSRAM装置のブロツク
図である。
図である。
行デコーダ２０は多数のワードライン２の中の
一つを選択するためにこれら多数のワードライン
と接続されており、列デコーダ３０は多数のビツ
トラインの対の中の一対のビツトライン３，４を
選択するためにこれら多数のビツトラインと接続
されている。
一つを選択するためにこれら多数のワードライン
と接続されており、列デコーダ３０は多数のビツ
トラインの対の中の一対のビツトライン３，４を
選択するためにこれら多数のビツトラインと接続
されている。
又、一対のビツトライン３，４と一つのワード
ライン２との間には各々メモリセル１００が接続
されており、各対のビツトライン３，４には各ビ
ツトラインをプリチヤージするためのプリチヤー
ジ回路４０が各々接続されている。「電源調節手
段」としての電源電圧調節回路５０は、外部の電
源電圧VDDが所定の電圧以上の時、減少された電
源電圧を各メモリセル１００の電源線と接続され
た共通電源線１５に提供する。又、各メモリセル
１００の接地線は共通接続されて接地電位VSSと
連結される。
ライン２との間には各々メモリセル１００が接続
されており、各対のビツトライン３，４には各ビ
ツトラインをプリチヤージするためのプリチヤー
ジ回路４０が各々接続されている。「電源調節手
段」としての電源電圧調節回路５０は、外部の電
源電圧VDDが所定の電圧以上の時、減少された電
源電圧を各メモリセル１００の電源線と接続され
た共通電源線１５に提供する。又、各メモリセル
１００の接地線は共通接続されて接地電位VSSと
連結される。
第２図は電源電圧調節回路５０を示している。
電源電圧調節回路５０はエンハンスメントＮチ
ヤンネルMOSトランジスタ５１〜５７と、エン
ハンスメントＰチヤンネルMOSトランジスタ５
９，６０と、抵抗５８とから構成される。各トラ
ンジスタ５１〜５７の基板（substrate）は接地
電位VSSと接続されている。各トランジスタ５９，
６０の基板は第１ノード（電源電圧端）６２と接
続されている。ＮチヤンネルMOSトランジスタ
５１〜５４のドレイン―ソース通路は、電源電圧
VDDが印加される第１ノード６２と接地ノード
（接地電位端）６３との間に直列接続されている。
各トランジスタ５１〜５３のゲートはドレインと
接続されており、トランジスタ５４のゲートはノ
ード６２と接続されている。
ヤンネルMOSトランジスタ５１〜５７と、エン
ハンスメントＰチヤンネルMOSトランジスタ５
９，６０と、抵抗５８とから構成される。各トラ
ンジスタ５１〜５７の基板（substrate）は接地
電位VSSと接続されている。各トランジスタ５９，
６０の基板は第１ノード（電源電圧端）６２と接
続されている。ＮチヤンネルMOSトランジスタ
５１〜５４のドレイン―ソース通路は、電源電圧
VDDが印加される第１ノード６２と接地ノード
（接地電位端）６３との間に直列接続されている。
各トランジスタ５１〜５３のゲートはドレインと
接続されており、トランジスタ５４のゲートはノ
ード６２と接続されている。
また、ノード６２と６３との間には、電流制限
抵抗５８とMOSトランジスタ５５のドレイン―
ソース通路が第３ノード６５を介して直列接続さ
れており、トランジスタ５５のゲートはトランジ
スタ５４のドレインとトランジスタ５３のソース
との間の第２ノード６４と接続されている。又、
第３ノード６５は、ＰチヤンネルMOSトランジ
スタ５９とＮチヤンネルMOSトランジスタ５６
とから構成されたインバータ７０の入力端子にな
る。インバータ７０の出力端子６６は、Ｐチヤン
ネルMOSトランジスタ６０のゲートと接続され、
第１ノード６２と共通電源線１５との間には、Ｐ
チヤンネルMOSトランジスタ６０とＮチヤンネ
ルMOSトランジスタ５７の各ドレイン―ソース
通路が並列接続されている。このトランジスタ６
０が主電源経路を構成し、そしてトランジスタ５
７が副電源経路を構成するものである。抵抗５８
は、電流を制限するための多結晶シリコンで作ら
れた数ギガオームの高抵抗である。
抵抗５８とMOSトランジスタ５５のドレイン―
ソース通路が第３ノード６５を介して直列接続さ
れており、トランジスタ５５のゲートはトランジ
スタ５４のドレインとトランジスタ５３のソース
との間の第２ノード６４と接続されている。又、
第３ノード６５は、ＰチヤンネルMOSトランジ
スタ５９とＮチヤンネルMOSトランジスタ５６
とから構成されたインバータ７０の入力端子にな
る。インバータ７０の出力端子６６は、Ｐチヤン
ネルMOSトランジスタ６０のゲートと接続され、
第１ノード６２と共通電源線１５との間には、Ｐ
チヤンネルMOSトランジスタ６０とＮチヤンネ
ルMOSトランジスタ５７の各ドレイン―ソース
通路が並列接続されている。このトランジスタ６
０が主電源経路を構成し、そしてトランジスタ５
７が副電源経路を構成するものである。抵抗５８
は、電流を制限するための多結晶シリコンで作ら
れた数ギガオームの高抵抗である。
トランジスタ５４は、上記トランジスタ５１〜
５３がターンオンされた時ドレイン電流が少くな
るように長いチヤンネル長さを持つ。
５３がターンオンされた時ドレイン電流が少くな
るように長いチヤンネル長さを持つ。
MOSトランジスタ５１〜５５とインバータ７
０及び抵抗５８とから構成された「検出手段」と
してのブロツク９１は、外部の電源電圧VDDが所
定の電圧（基準電圧）以上、又は以下であるかを
検出する手段である。またMOSトランジスタ６
０と５７とから構成された「電源供給手段」とし
てのブロツク９２は、メモリセル１００に供給さ
れる電源を調節する手段である。
０及び抵抗５８とから構成された「検出手段」と
してのブロツク９１は、外部の電源電圧VDDが所
定の電圧（基準電圧）以上、又は以下であるかを
検出する手段である。またMOSトランジスタ６
０と５７とから構成された「電源供給手段」とし
てのブロツク９２は、メモリセル１００に供給さ
れる電源を調節する手段である。
以下、電源電圧調節回路５０の動作を説明す
る。ここでトランジスタ５１〜５３の各しきい電
圧を同一のVT1とし、トランジスタ５５のしき
い電圧をVT2と仮定する。
る。ここでトランジスタ５１〜５３の各しきい電
圧を同一のVT1とし、トランジスタ５５のしき
い電圧をVT2と仮定する。
電源電圧VDDが、ブロツク９１内に予め設定さ
れる電圧（基準電圧）VC（VC＝3VT1＋VT2）よ
り低いとトランジスタ５５はオフ状態となる。そ
のため第３ノード６５は抵抗５８を通じてVDDに
充電され、インバータ７０の出力端子６６はＮチ
ヤンネルMOSトランジスタ５６がオン状態とな
ることによつて接地電位、つまり論理“ロウ”状
態となる。その結果、ＰチヤンネルMOSトラン
ジスタ６０はターンオンされ、電源電圧VDDを、
トランジスタ６０自身を通じて共通電源線１５に
供給する。結局外部の電源電圧VDDがVCより低い
と、電源電圧VDDがメモリセル１００に電源電圧
として供給される。
れる電圧（基準電圧）VC（VC＝3VT1＋VT2）よ
り低いとトランジスタ５５はオフ状態となる。そ
のため第３ノード６５は抵抗５８を通じてVDDに
充電され、インバータ７０の出力端子６６はＮチ
ヤンネルMOSトランジスタ５６がオン状態とな
ることによつて接地電位、つまり論理“ロウ”状
態となる。その結果、ＰチヤンネルMOSトラン
ジスタ６０はターンオンされ、電源電圧VDDを、
トランジスタ６０自身を通じて共通電源線１５に
供給する。結局外部の電源電圧VDDがVCより低い
と、電源電圧VDDがメモリセル１００に電源電圧
として供給される。
一方、外部の電源電圧VDDがVCより大きくなる
と、トランジスタ５１〜５５は全てオン状態とな
る。そのため第１ノード６２と接地ノード６３と
の間を流れる消耗電流を少くするには、トランジ
スタ５４のチヤンネルの長さをできるだけ長く設
計することが望ましい。さらにはトランジスタ５
５の導通により抵抗５８を通じて流れる電流を少
くするために、抵抗５８は高抵抗のドーピングさ
れなかつた多結晶シリコンで製作されることが望
ましい。
と、トランジスタ５１〜５５は全てオン状態とな
る。そのため第１ノード６２と接地ノード６３と
の間を流れる消耗電流を少くするには、トランジ
スタ５４のチヤンネルの長さをできるだけ長く設
計することが望ましい。さらにはトランジスタ５
５の導通により抵抗５８を通じて流れる電流を少
くするために、抵抗５８は高抵抗のドーピングさ
れなかつた多結晶シリコンで製作されることが望
ましい。
トランジスタ５５のオン状態によつて第３ノー
ド６５は接地電位VSSとなり、インバータ７０の
出力ノード６６はＰチヤンネルMOSトランジス
タ５９の導通によつて論理“ハイ”状態である電
源電圧VDDとなる。そのため、ＰチヤンネルMOS
トランジスタ６０はオフ状態となり、Ｎチヤンネ
ルMOSトランジスタ５７がオン状態となる。こ
の時、共通電源線１５の電圧は電源電圧VDDより
トランジスタ５７のしきい電圧VT3ほど小さい
電圧を持つ。
ド６５は接地電位VSSとなり、インバータ７０の
出力ノード６６はＰチヤンネルMOSトランジス
タ５９の導通によつて論理“ハイ”状態である電
源電圧VDDとなる。そのため、ＰチヤンネルMOS
トランジスタ６０はオフ状態となり、Ｎチヤンネ
ルMOSトランジスタ５７がオン状態となる。こ
の時、共通電源線１５の電圧は電源電圧VDDより
トランジスタ５７のしきい電圧VT3ほど小さい
電圧を持つ。
しかし、トランジスタ５７のソース電圧、即ち
共通電源線１５の電圧が大きいほど、ボデイ効果
（Body Effect）によつてしきい電圧VT3はもつ
と増加する。そのため、電源電圧VDDが高い程メ
モリセル１００に供給される電源電圧LVDDはも
つと減少される。このようなメモリセル１００の
減少された電源電圧LVDDの印加は、外部の電源
電圧VDDが直接メモリセル１００に印加される場
合のSRAM装置の待機状態（Stand―by）の電流
よりも電流が約1/3程減少する効果を持つ。
共通電源線１５の電圧が大きいほど、ボデイ効果
（Body Effect）によつてしきい電圧VT3はもつ
と増加する。そのため、電源電圧VDDが高い程メ
モリセル１００に供給される電源電圧LVDDはも
つと減少される。このようなメモリセル１００の
減少された電源電圧LVDDの印加は、外部の電源
電圧VDDが直接メモリセル１００に印加される場
合のSRAM装置の待機状態（Stand―by）の電流
よりも電流が約1/3程減少する効果を持つ。
第３図はメモリセル１００に供給される電源電
圧LVDDのグラフを示した図である。
圧LVDDのグラフを示した図である。
この図から外部の電源電圧VDDがVCより大きい
時、メモリセル１００に供給される電圧LVDDが
減少することが判る。第３図中の破線Ｂは従来の
SRAM装置におけるメモリセルに供給される電
源電圧を表したものであり、そして実線Ａは本発
明の場合をあらわしている。
時、メモリセル１００に供給される電圧LVDDが
減少することが判る。第３図中の破線Ｂは従来の
SRAM装置におけるメモリセルに供給される電
源電圧を表したものであり、そして実線Ａは本発
明の場合をあらわしている。
＜発明の効果＞
前述したように本発明は、外部の電源電圧が通
常の状態以上に高く印加される時、メモリセルに
供給される電源電圧を減少させることによつてメ
モリセルを保護することができ、また長時間使用
しても故障することがなく信頼性を向上させるこ
とができる。
常の状態以上に高く印加される時、メモリセルに
供給される電源電圧を減少させることによつてメ
モリセルを保護することができ、また長時間使用
しても故障することがなく信頼性を向上させるこ
とができる。
更に、メモリセルの大きさを小さくすることに
より高密化を達成することができると共に、待機
時の電流を減少させることができるという利点も
ある。
より高密化を達成することができると共に、待機
時の電流を減少させることができるという利点も
ある。
第１図は本発明に係るスタチツクランダムアク
セスメモリ装置のブロツク図、第２図は本発明に
係る電源電圧調節回路を示す回路図、第３図は第
２図に示す電源電圧調節回路の動作を示す図、そ
して第４図は従来のスタチツクランダムアクセス
メモリ装置の１個のメモリセルの等価回路図であ
る。 １……電源線、２……ワードライン、３，４…
…対のビツトライン、５……接地線、１５……共
通電源線、５０……電源電圧調節回路（電源調節
手段）、５１〜５７……ＮチヤンネルMOSトラン
ジスタ、５８……抵抗、５９，６０……Ｐチヤン
ネルMOSトランジスタ、６２……第１ノード、
６３……接地ノード、６４……第２ノード、６５
……第３ノード、７０……インバータ、９１……
ブロツク（検出手段）、９２……ブロツク（電源
供給手段）、１００……メモリセル。
セスメモリ装置のブロツク図、第２図は本発明に
係る電源電圧調節回路を示す回路図、第３図は第
２図に示す電源電圧調節回路の動作を示す図、そ
して第４図は従来のスタチツクランダムアクセス
メモリ装置の１個のメモリセルの等価回路図であ
る。 １……電源線、２……ワードライン、３，４…
…対のビツトライン、５……接地線、１５……共
通電源線、５０……電源電圧調節回路（電源調節
手段）、５１〜５７……ＮチヤンネルMOSトラン
ジスタ、５８……抵抗、５９，６０……Ｐチヤン
ネルMOSトランジスタ、６２……第１ノード、
６３……接地ノード、６４……第２ノード、６５
……第３ノード、７０……インバータ、９１……
ブロツク（検出手段）、９２……ブロツク（電源
供給手段）、１００……メモリセル。
Claims (1)
- 【特許請求の範囲】 １ スタチツクランダムアクセスメモリ装置にお
いて、 電源電圧の変動を検出し、電源電圧が所定値よ
り低い場合には第１の状態の論理信号を、また電
源電圧が所定値より高い場合には第２の状態の論
理信号を出力する検出手段と、この検出手段から
の前記論理信号に基づいて制御される電源供給手
段とよりなる電源電圧調節手段を備えており、そ
して 電源供給手段は、電源電圧がそのまま供給可能
な主電源経路と、電源電圧を所定の条件で降下さ
せる降下手段を有する副電源経路とを備えおり、
検出手段からの論理信号が第１の状態のときは主
電源経路を介して電源電圧をそのまま内部回路に
供給し、論理信号が第２の状態のときは主電源経
路が遮断状態になつて副電源経路を介して降下電
圧を内部回路に供給するようになつていることを
特徴とするスタチツクランダムアクセスメモリ装
置。 ２ 主電源経路は、電源電圧端と内部回路への共
通電源線との間にドレイン―ソース通路が設けら
れ、ゲートに検出手段からの論理信号が印加さ
れ、基板に電源電圧が印加されるＰチヤンネル
MOSトランジスタを備え、 副電源経路は、電源電圧端と共通電源線との間
に前記ＰチヤンネルMOSトランジスタと並列に
ドレイン―ソース通路が設けられ、ゲートに電源
電圧が印加され、基板―ソース間に逆方向バイア
スが加えられたＮチヤンネルMOSトランジスタ
を備えていることを特徴とする請求項１記載のス
タチツクランダムアクセスメモリ装置。 ３ 検出手段が、 電源電圧端と接地電位端との間にドレイン―ソ
ース通路が直列接続されると共に、各ゲートとド
レインが互いに接続され、基板に接地電位が印加
される多数の第１基準電圧設定Ｎチヤンネル
MOSトランジスタと、 第１基準電圧設定ＮチヤンネルMOSトランジ
スタと接地電位端との間にドレイン―ソース通路
が接続され、ゲートに電源電圧が印加されると共
に、基板に接地電位が印加されるＮチヤンネル
MOSトランジスタと、 出力端が検出手段の主電源経路に接続されるイ
ンバータと、 電源電圧端とインバータの入力端との間に接続
される抵抗と、 インバータの入力端と接地電位端との間にドレ
イン―ソース通路が接続されると共に、第１基準
電圧設定ＮチヤンネルMOSトランジスタのソー
スと前記ＮチヤンネルMOSトランジスタのドレ
インとの間にゲートが接続され、基板に接地電位
が印加される第２基準電圧設定Ｎチヤンネル
MOSトランジスタと、 から構成されることを特徴とする請求項１記載の
スタチツクランダムアクセスメモリ装置。
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|---|---|---|---|
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