JPH0462091B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は図形モードにおける映像スクリーン表
示装置へ図形を表示させるシステムに関するもの
であつて、あらかじめランダムアクセスメモリあ
るいはページメモリ中で構成された画像に対する
２進化データに基づいて点毎に、またライン毎に
フレーム走査を行うことによつて図形を表示させ
るシステムに関するものである。

そのようなシステムは一般的に、一部分がペー
ジメモリになつた複合メモリ、メモリを制御する
中央処理装置（CPU）、表示要素本体、表示すべ
きデータの入力周辺装置、特定の画像処理機能を
実行し、各種の周辺機器の処理速度を中央処理装
置のそれと整合させるための映像プロセツサ、を
含んでいる。

従来のシステムの欠点は、画像を構成する速度
が、比較的低速の中央処理装置の処理速度に依存
するということにある。

中央処理装置としてマイクロプロセツサを使用
した構成においては、プログラムを収納する読出
し専用メモリ（ROM）へのアクセス、あるいは
データを収納するランダムアクセスメモリ
（RAM）へのアクセスが２つの別々の母線によ
つて行なわれる。１つはデータ用で他方はアドレ
ス用である。制御母線はメモリへのアクセスの信
号（駆動、読出し、書込み等）を運搬する。この
ような既知の構成は、特に16ビツトデータ母線を
用いて、64K語以上のアドレスフイールドが存在
する場合に、中央処理装置の「ピン」の数が非常
に多く（例えば40ピン以上）なるので重大な欠点
を有している。

速度と密度に関して集積化技術が進歩したこと
によつて中央処理装置の外部に存在するメモリへ
のアクセスの方法が進歩し、それら装置を構成す
る集積回路の「ピン」の数が減少してきた。

従つて、最近では、データとアドレスを循環さ
せるために、２つの母線を使用するかわりに、時
間多重化によつて１本の母線でデータとアドレス
を送ることが可能となり、外部メモリの１サイク
ルが、アドレスフイールドの操作、つづいてのデ
ータフイールドの操作に対応して、それらが中央
処理装置で発生する制御信号によつて制御される
ようになつた。

本発明の目的は、この新しい技術を用いて、画
像合成信号の処理速度を向上させ、中央処理装置
をいくつかのタスクから解放し、中央処理装置が
自由になつて他のタスクを取扱うことができるよ
うにし、これらのことを同時に行えるようにする
ことである。

従つて、本発明の１つの目的は、図形モードに
おける映像スクリーン上へ表示を行うシステムを
得ることであり、その場合、表示すべき情報がス
クリーン上でフレームの点毎の走査によつて定め
られており、その情報が与えられた瞬間に表示す
べきすべての映像情報を含むページメモリから与
えられるようになつており、またこのシステム
は、表示すべき映像情報に関して１個あるいは複
数個の受信用周辺装置につながれ、更に映像表示
プロセツサへもつながれた中央処理装置を含んで
おり、映像表示プロセツサ自身は上記ページメモ
リを含むランダムアクセスメモリへつながれ、更
に表示制御装置へつながれて、メモリで用意した
画像に関する情報をスクリーンに対する制御信号
へ変換するようになつており、中央処理装置が１
本の母線によつて映像プロセツサへつながれ、そ
の母線上には時分割でアドレスとデータが伝送さ
れるようになつていることを特徴としている。

本発明は以下に図面を参照してより詳細に説明
される。

図面を詳細に調べる前に、可視化スクリーン上
へ図形を表示する原理について簡単に述べてお
く。

画像はフレーム周波数の速度で生成され、各々
のフレームは、テレビジヨン技術でよく知られて
いるようにライン走査によつて生成される。

しかし、従来の映像システムにおいては撮像管
の電子銃（赤、緑、青）の制御は純粋にアナログ
信号で行われるのに対し、ここでの画像合成シス
テムはそれらの銃を２進化信号１か０で制御する
か、あるいはより進歩したシステムにおいては、
中間調の可能なすべての相を有する「色パレツ
ト」を供給するデジタル回路によつて制御する。

このようにフレームの各ラインは特定の複数個
の点（代表的な例では320個の点）で構成されて
おり、それらの各点は、３つのビツトの３色要素
情報（Ｒ、Ｇ、Ｂ）を必要とし、その結果スクリ
ーン上でライン当たり合計120バイトが走査され、
もし８色相が用いられるとすれば、フレーム当た
り30Kバイトが走査されることになる。

フレームの表示毎に、映像時間軸と同期して各
画像点に関するデータを含むバイトが「ページメ
モリ」と呼ばれるメモリ中へ映像表示プロセツサ
VDPによつて読込まれ、それによつて特定の表
示機能が駆動される。このページメモリは中央処
理装置CPUに対して、例えばテレビチヤネルや
電話線によつて、標準的なテレテキスト放映（文
字多重放送）として説明される入力データの関数
として、ロードとなる。VDPはまた、表示装置
とCPUの処理速度をある値から別の値へと変え
ることを許容し、マガジン（magazine）あるい
はページに対するフラグの入力データ流れを選択
することを可能とし、また他の類似の機能を許容
する。

第１図には、そのような可視化システムの一般
的な構成が示されている。それは、表示すべき情
報源の１個あるいは複数個につながれた中央処理
装置CPU１を含んでいる。それら情報源はテレ
テキストの形の情報を有する電話線２、ローカル
キイボード３あるいは、例えばビデオゲーム装置
のような他の任意の情報源でよい。CPUはVDP
プロセツサ４へつながれ、VDPプロセツサ自体
はページメモリを構成する領域を有するランダム
アクセスメモリ５へつながれている。VDPは表
示スクリーン６へつながれている。メモリ５はア
ドレス母線７とデータ母線８によつてVDP４と
通過する。このデータ母線は適合回路９（文献に
おいては「デイドン（didon）」と呼ばれる）へ
つながれ、この適合回路は例えば電磁ラインを通
して高周波テレビ搬送波によつて運ばれる映像信
号の抽出を行う。ここでテレテキスト情報は従来
のテレビチヤネルのテレビ信号で多重化されてい
る（例えば「アンテイオペー（Antiope）」）。適
合回路９は、アンテナ１１へつながれた受信機１
０からの入力信号を受けとる。（「アンテイオペ」
システムについての要約的な説明は「La
Technique de １ Inge′nieur」（工業技術）
E.3129に与えられている。） 本発明に従えば、CPU１とVDP４は共通母線
１２でつながれており、その母線上を時分割でア
ドレスフイールドとデータフイールドが循環し、
それら情報フイールドの割当てはCPU１によつ
て信号CM（モード制御）によつて行われる。こ
のCM信号は、制御ライン１３上を転送されるア
ドレスラツチAL、データ駆動（イネーブル）
EN、読出し書込みＲ／Ｗの従来信号に加えて送
信される。信号CMが「１」の時には、状況は、
メモリRAM５が直接CPU１に接続されて従来の
信号AL，EN，Ｒ／Ｗによつて制御されている
ように、発生する。信号CMが「０」のとき、通
常の信号によつてロードされたアドレスフイール
ドはプロセツサ４に対する命令であると解読され
る。

第２図はメモリサイクルの時間関係図を示す。
母線１２上の信号は、各メモリサイクルに対して
時間多重化されており、アドレスフイールド１４
とデータフイールド１５を含んでいる。母線１２
をアドレスフイールドあるいはデータフイールド
へ割当てることはそれぞれ参照番号１６，１７，
１８で示された信号AL，RW，ENによつて制御
される。

アドレスフイールド１４中に含まれるCPUか
らの情報は２通りに用いられる。

１ 情報は考えているアドレスフイールドに対応
するデータフイールドを、VDP４を通つて伝
送される間にメモリ５中へ記憶するためのアド
レス自体を表わすことができる。そしてそれは
VDPを通つて転送されることを認められたア
ドレスフイールドに含まれるアドレスに記憶さ
れ（CMが１の場合）。

２ 情報は、それによつてVDPを特定の機能構
成へ設定する特定の表示機能を表わすことがで
きる。後読のデータフイールドは機能に従つて
処理される（CMが０の場合）。

第３図は、表示機能命令のような、CPU１の
アドレスフイールドを処理するためのVDP４の
一般的な構成を示し、また更に透過性構成を採用
するためのVDP４の構成を示す。その場合、
CPU１がアドレスフイールドとデータフイール
ドを供給し、それらは直接メモリ５に向けられて
おり、またはCPUはメモリからのデータを、
CPUが直接的にこのメモリへ与えるアドレスの
関数として受けとる。

VDP４は内部母線１９を有し、そこにはCPU
１、メモリ５、表示装置本体（スクリーン６）の
間で発生するすべての情報交換が循環する。

内部母線１９は双方向性であつて、以後DMA
と呼ぶ直接メモリアクセス装置２０の制御下にお
いて時分割でアドレスフイールドとデータフイー
ルドを送信する。この装置は、本出願人による
1977年10月17日出願の仏国特許出願第7731140号
に述べられたのと同じ型のものでよい。DMA
は、スクリーン６の走査と同期した時間軸回路２
１と共同して作動する。

CPU１は母線１２によつてVDP４とつながれ
ている。母線１２は４個の並列レジスタ２２，２
３，２４，２５の組へつながつている。レジスタ
２２はデータレジスタであつて、その中には各デ
ータフイールドが、メモリ５へつながる内部母線
１９上へ送信される前に一時的に記憶される。こ
のレジスタはまたこのメモリを直接的にアドレス
指定するためのアドレスフイールドをも送信す
る。それはVDP４に対する機能を指定しないフ
イールドである。

レジスタ２３はマスクレジスタであつて、２進
数値をたくわえており、その数は特定の機能が実
行される毎に減数される。

レジスタ２４は制御レジスタである。それは以
下に述べるように、VDP中の別の機能の実行に
関与する。

レジスタ２５は、CPU１によつて与えられる
アドレスフイールドによつて表わされる機能コー
ドに対する転送レジスタであり、それの内容は実
行すべき特定の機能を表わす。このレジスタは、
問題のアドレスフイールドがVDPを不透過性に
し、CPUが与えられた機能を実行する用意がで
きていることを示している場合にのみ駆動され
る。機能コードの転送のためのレジスタ２５はデ
コーダ２７につながれており、そのデコーダは与
えられたコードを受取ることによつて、出力２８
上へ駆動信号を選択的に供給し、その信号はライ
ン２６の制御下でVDPのレジスタへつながれ、
ライン２６上には信号CMが伝送される。言いか
えると、受信された各コード毎に、出力２８の特
定の番号上へ、VDPのレジスタを駆動する駆動
信号を送ることが許容され、そのレジスタは
CPU１から転送レジスタ２５を通つて送られる
そのコードによつて表わされる機能を実行する過
程に介入する。デコーダは特定の出力２９を有し
ており、それは、VDPの内部制御を保証すべき
場合、あるいは更に詳細には母線１９の時分割を
保証すべき場合に、DMA２０を駆動する。

状態レジスタ３０と同様に、各瞬間にVDPの
内部状態と実行過程における命令を含んでいる制
御レジスタ２４と二重中間レジスタ３１ａ，３１
ｂはすべて母線１２へつながれている。二重レジ
スタ３１ａ，３１ｂはレジスタスタツク３３と共
同した算術及び論理装置ALU３２へつながれて
いる。

マスクレジスタ２３は修正レジスタ３４へつな
がれており、修正レジスタの入力と出力は内部母
線１９上でループを形成している。この母線はメ
モリ５側でデータレジスタ３５とアドレスレジス
タ３６へつながれており、それらはメモリ５へ直
接つながつている。

出力インタフエース３７は、内部母線１９上
を、VDPのすべての回路、CPU１、メモリ５か
らスクリーン６の表示回路本体へ送られる表示デ
ータの適合化を行う。

レジスタスタツク３３には次のレジスタが含ま
れる。

BAPA−ページの最初のアドレス BAGT−制御メモリの最初のアドレス BAMT−バツフアメモリの最初のアドレス ACMT−デイドン回路９（第１図）へ割当てら
れたバツフアメモリポインタ BAMTF−バツフアメモリの終了のポインタ ACMP−CPU側のバツフアメモリの開始のポイ
ンタ ACPA−ページメモリ読出しポインタ ACGT−制御メモリポインタ PX，PY−CPU処理ポインタ 可視化装置は、ページメモリ、制御メモリ、バ
ツフアメモリ、から構成された複合メモリ５を含
んでおり、それら全体が単一の集積回路になつて
いることが望ましい。更に、この集積回路中のこ
れらメモリへ割当てられた制限は物理的に定めら
れていなく、メモリの開始及び／あるいは終了の
アドレスによつてのみ定められていることが有利
であり、それによつてシステム全体としての機能
的柔軟性が増大する。従つてこの制限は処理の過
程において、その時々の必要な情報記憶量の関数
として変化する。

バツフアメモリ５（第１図）は、本発明者によ
る1980年12月12日付の仏国特許出願第80.26393号
に述べられているように、デイドン回路９の処理
速度をCPU１の速度に適合させる。

VDP回路４の機能と、スクリーン６上へ画像
を表示する機能動作について説明するために、第
３図から第８図を連続的に参照する。それらの図
面には、対象としている合成機能を実行する場合
に、情報を伝送する接続関係が示されている。

Ａ−第３図−CPUによるメモリ５への直接アク
セス（VDP透過性） この機能は、CPUの直接制御下での画像の
合成、表示すべき画像の修正間のページメモリ
の更新、VDPが介入しないその他の命令の実
行、を行う。従つてこの機能の実行の過程では
VDPは透過的である。

このサイクルは次のように行われる。

信号ALと信号CMが「１」であることによ
つて駆動されてCPUからアドレスフイールド
が与えられることによつて、デコーダ２７は回
路２０へアクセス要求を与え、それによつてこ
の回路２０は内部母線１９用のアクセスサイク
ルを発生し、それによつて透過的になつた
VDPはメモリ５に対してCPUのアドレスフイ
ールドに与えられたアドレスでアクセスを行
い、データフイールドに含まれるデータを書込
むことができる。

もちろんこの過程は逆にでき、CPUはまた
この機能の実行の間にメモリ５から情報を読出
すこともできる。

Ｂ−第４図−VDPの「プログラム」レジスタへ
のアクセス 第４図はCPUがレジスタ２３，２４，３０，
３１ａ，３１ｂをどのようにアクセスし、
VDPをあらかじめ定められた機能状態へ設定
するかを示している。この場合、信号CMは
「０」である。

CPUから命令フイールドを受けとると、信
号ALはその命令フイールドを選択レジスタ２
５へ与え、そこから対応する情報がデコーダ２
７へ導入され、その出力が上述のプログラムレ
ジスタの１個あるいは複数個を駆動する。

アドレスフイールドの内容の関数として、以
下の指令が実行される。

LDRC，STRC−VDPの機能モードを命令レ
ジスタ２４から読出しあるいは書込むこと。

LDAあるいはLDB；STAあるいはSTP−計算
操作を行うために算術及び論理装置３２によ
つて用いられる値をレジスタ３１ａ，３１ｂ
へ読出しあるいは書込むこと。

LDST，STST−画像処理の異なる段階及び機
能を反映する状態レジスタ３０の内容を読出
しあるいは書込むこと。

LDMSQ，STMSQ−表示された画像の修正命
令を決定するためにマスクレジスタ２３中へ
値を読出しあるいは書込むこと、 RRMSQ，RLMSQ−この信号はマスクレジス
タによつてマスク値の位置を左あるいは右へ
回転することを決定する。

これら動作の各々の間、すなわちCPUの各
サイクルの間に、命令フイールドの後には適合
化されたデータフイールドがつづき、一方では
データをデコーダ２７によつて与えられた時点
に駆動されたレジスタへ転送し、あるいは他方
では、このフイールドの中へこのレジスタが以
前に有していたデータを設置する 第４図に基づいて１つの機能が実行される
と、VDPは不透過性となり、内部母線はメモ
リ５へデータもアドレスも送信しない。

Ｃ−第５図−アドレス指定すべきメモリ５の部分
を決定するためにレジスタスタツク３３へアク
セスすること スタツク３３中のレジスタのこの機能は既に
述べた。この機能の実行の過程において、この
スタツクのレジスタのうち特定のもののみが動
作する。これらは第５図中で星印で示されてい
る。

既述のように、CPU１から送られる命令フ
イールドは選択レジスタ２５へ送られ、それは
このフイールドをデコーダ２７へ転送する。そ
の直後にあるデータフイールドは時分割で内部
母線１９を横切る必要があるので、デコーダは
DMA回路２０をトリガし、DMA２０はこの
動作のための通過時間を割当てる（信号CMは
「０」である）。デコーダはまた算術及び論理装
置３２を駆動し、それは、スタツク３３のレジ
スタの１つへデータフイールドを記録する間透
過性のまゝに留まる。従つて装置３３は透過性
に対応する動作Ｆ（EA）を達成する。

データフイールドをスタツク３３のレジスタ
の１つへ読むことは（CPU１への転送を考え
ると）、DMA回路２０の制御下で実現される。
対象のレジスタの内容はデータレジスタ２２へ
転送され、CPU母線１２への転送待機状態に
なる。

このVDP構成によつて各種の命令を実行す
ることができる。すなわち、 LPDA，STPA−表示中のページのベースのア
ドレスの読出し、書込み、 LDGT，STGT−表示に用いられる制御メモ
リのベースのアドレス読出し、書込み、 LDMT，STMT，LDMTF，STMTF−バツ
フアメモリの開始と終了を定めるアドレスの
読出し、書込み、 LDPX，STPX，LDPY，STPY−画像処理のた
めにCPUによつて用いられるポインタPX及
び／あるいはPY中に一時的にたくわえられ
る現在の値の読出し、書込み、 Ｄ−第６図−あらかじめ定められた基準の関数と
して、メモリ５のアドレスへのアクセス制御 この機能は、スタツク３３のレジスタPXあ
るいはPY、装置３２、レジスタ３１ａ，３１
ｂの一方あるいは両方、によつて、CPU１の
制御のもとで実行される。この機能は特定の画
像特性の表示に有効である（特定の色の垂直
棒、その特性がCPUに含まれている特定の図
形、スクリーンの一部あるいは全体に表示すべ
き特定の色等）。信号CMは「０」のまゝであ
る。

例えば、垂直棒が表示されるとすれば、画像
の左端から特定の距離に対応したアドレスがペ
ージメモリ５に与えられ、データは特定の色に
対応することになる。これは120（ライン当たり
のバイト数）だけ異なるアドレス位置に同じデ
ータを配置することになる。

スクリーンの一部あるいはすべてに同一の色
を表示する場合には、この機能が便利に用いら
れる。第７図を参照すると、この機能を用いる
ことの概念が、本発明の特定の実施例に従つて
示されている。これは「メモリ面」の概念であ
る。

第７図は、RAM５中に含まれるメモリペー
ジの最初のラインの数バイトを示しており、与
えられた時刻には、その一行がフレームの最初
のラインとしてスクリーン上に与えられる。

図の上部の長方形は、アドレス０１…０６等
（16進数）にあるメモリ行（スクリーンの行）
の最初の６バイトを表わしている。このバイト
はまたスクリーン上の８個の点に対する色情報
を含んでおり、バイトの１ビツトが「１」であ
ることは、例えば１つの色が存在することを表
わし、「０」はそれが存在しないことを示す。
そうするとその行のすべての点に赤を表示する
場合には、そのバイトのアドレスは３ずつ増分
され、そのバイトのデータフイールドは「１」
を含むことになる。このように、第７図中の下
方の長方形によつて示された「メモリ面」が概
念的に得られ、各面が画像の与えられた色
（赤、緑、青）を表わすことになる。このよう
なページメモリの構成は数多い変形が可能であ
るが、本発明に従つて用いられることによつて
有利に用いられる。以下に述べるこの機能の実
行は再び第６図を参照しながら説明される。

アドレスフイールドの到着（CPUへの命令、
CM＝０）によつて、デコーダ２７はこのフイ
ールドの内容に従つて必要なレジスタを駆動す
る。

駆動されるレジスタの１つはポインタPXあ
るいはポインタPYでありうる。母線１９の時
分割を制御する回路２０の制御下で内部母線１
９上の選ばれたポインタPXあるいはPY中に含
まれるアドレスへデータフイールドを読出し、
書込むことが行われる。このようにして得られ
たアドレスは母線１９上をレジスタ３６へ転送
され、それによつてメモリ５中の対応する位置
ぎめを選択する。同じ期間に、算術及び論理装
置３２は、それがデコーダ２７によつてイネー
ブルされたレジスタ３１ａ、か３１ｂかどちら
の内容に対して動作しているかに依存して、式
Ｆ＝EA＋ＡかＦ＝EA＋Ｂのいずれかに従つて
値ＡあるいはＢをPXあるいはPYに加えること
によつて次のアクセスのアドレスを計算する。

第２の期間に、選ばれたアドレスに対するデ
ータが母線１９によつてレジスタ２２へ転送さ
れ、回路３５を通つてメモリへロードされる
か、あるいは逆に、RAM５から回路３５を通
つて母線１９上へ取出されCPU１によつて読
出される前にレジスタ２２中へロードされる。

この機能は以下の命令に対応している。

LDPX(A)、STPX(A)−ポインタあるいはレジス
タPX中に含まれるメモリのアドレスに、デ
ータフイールドを読出し、書込みし、PX＋
Ａをアクセスの後にこのレジスタに転送する
こと（レジスタ３１ａとの組合せ）。

レジスタ３１ｂに関する同様な命令LDPX(B)
とSTPX(B)もまた実行される。

Ｅ−第８図−メモリ面へのくりかえしアクセス 本発明によつて得られる実行の利点と速度と
は、特に第８図に示された機能に関して明らか
であろう。この命令は、CPU１（CM＝０）の
非常に数少ない実行サイクルによつて、ページ
メモリの１個あるいは複数個のメモリ面へデー
タ定数をロードすることを可能とする。

先行の操作の間に、選択レジスタ２５とデコ
ーダ２７による命令フイールドの処理の後に、
CPU１からの後続のデータフイールドがマス
クレジスタ２３中へロードされる。このデータ
フイールドは実行すべき複数個のくりかえしロ
ードを含んでいる。

アドレスフイールドとそれにつづくデータフ
イールドは、このアドレスへロードすべきアド
レスとデータも含めて、上述のように、ポイン
タPXあるいはPY、算術及び論理装置３２、レ
ジスタ３１ａあるいは３１ｂによつて行われ
る。これらはすべて内部母線１９を時分割に制
御する回路２０の制御下で行われる（機能
LDPX Aⁿ）。

CPUの介入なしに、内部サイクルは上述の
ようにｎ回くりかえされる。ｎは先行のCPU
サイクル中にレジスタ２３中へロードされた値
である。

メモリアクセス毎に、DMA２０は導体DC
とレジスタ２３によつて値ｎが０になるまで減
分される。値ｎ＝０を伝送する導体はデコーダ
２７につながれて、それによつてデコーダは
DMA２０へのアクセス要求のためのライン２
９上の制御信号を抑制する。

この過程によつてメモリの非常に高速のロー
デイングができる。10Kバイトのメモリ面は約
1.5ｍｓのロード時間を必要とし、逐次ローデ
イングを用いた場合には、各アドレスへの
CPUの介入の前に、同じ数のバイトに対して
100ｍｓが必要である。

Ｆ−第９図、第１０図、第１１ａ図、第１１ｂ図
−形式転送または修正 この機能の理解のために、修正要素３４を詳
細に示す第９図を参照することが有効である。
この要素は論理処理回路３８を含み、その中で
例えば16ビツトに対し、２つの入力信号に対
し、どちらも16ビツトの形で、論理関数を実行
することができる。これらの関数は例えば
「真」３８ａ、OR３８ｂ、AND３８ｃ、否定
−AND３８ｄ、「反転」３８ｅである。

この選択は制御ライン３９によつて行われ、
それはデコーダ２７の出力を作り出す（第９
図）。

処理回路の第１の入力４０ａはマスクレジス
タ２３へつながれ、それはこの回路に対してス
クリーン上に表示すべき８個の画像に関する情
報を与える。この情報は（第１１ｂ図の信号
MSQまたは）例えば形式メモリ、文字発
生器、あるいはその他のメモリ５の一部を形成
する類似の信号源から与えられることが望まし
い。

処理回路の入力４０ｂは記憶レジスタあるい
は読出しメモリ４１へつながれ、そこには修正
を行うべきページメモリ（メモリ５）の２つの
バイト内容がロードされる。このページメモリ
の各ビツトはスクリーン上に表示すべき点を制
御し、メモリは上述のように「メモリ面」の形
に構成されていることが望ましいことを再び指
摘する。

論理処理回路３８の16ビツト形式の個々の出
力はマルチプレクサ４２へつながれ、その多重
化出力は内部母線１９へつながれている。

ここでこの修正機能の実行を特定の例につい
て述べる。その例は第１１ａ図に示されたよう
な、ここにあらわれている情報の上へ文字Ａ
を、表示画像の与えられた位置で重ね表示する
ことを含んでいる。ここでは上部水平棒の重ね
表示についてのみ説明する。この操作はここに
述べるように、問題となつている画像領域のす
べての上で実行することができる。この修正は
そこにたくわえられているデータに対して、メ
モリ５のページメモリの部分において実行する
ことができることを注意しておく。

簡単のために、スクリーン上の８個の点の説
明を行うが、色は第１１ａ図の長方形Ｃ１で、
３バイト０１，０２，０３によつて定義されて
おり、それらは０１，０２，０３は各々面Ｒ、
Ｇ、Ｂに属しており、それらの組合せによつて
以下の色を有する８個の点をスクリーン上へつ
くりだす。マゼンタシアン、赤、白、青、緑、
黒。文字Ａの上部棒は第１１ａ図の長方形０４
で定められており、Ｃ１の８個の点上に赤で重
ね表示されると想定されている。

CPUから母線１２上へ命令フイールドが与
えられると、レジスタ２５はライン２６上の信
号ALによつて駆動され、デコーダ２７はこの
操作を実行するために必要なレジスタを駆動
し、内部母線１９上に時間間隔を割当てる回路
DMA２０を駆動する（CM＝０）。先行する
CPUサイクルの間に、修正すべき画像点に対
する赤Ｒ面のバイト０１（第１１ｂ図）のアド
レスはレジスタPXへ導入される。

1011.0000であるバイト０１の情報はメモリ
へ読込まれ、内部母線１９上を、修正回路３４
のレジスタ４０（第９図）へ転送される。

問題にしているアドレスあるいは命令フイー
ルドにつづくデータフイールドはマスクレジス
タ２３へ送られる（バイト０４−0011.1100）。
レジスタ２５とデコーダ２７を通して制御フイ
ールドによつて論理関数ORが選ばれて、信号
はライン３９を横切り、論理処理回路３８はビ
ツト毎にバイト０１と０４に対して論理操作
ORを実行し、その結果バイト０５−1011.1100
が得られる。この結果はレジスタスタツクのア
ドレスPYへ再び書込まれる。これらすべては
回路DMA２０の制御下で行われる。

その後、同様にしてメモリ面緑Ｇと青Ｂの情
報が処理されるが、信号MLとMSQにはAND
操作が加えられ、それぞれバイト０６と０７が
得られる。

この後、バイト０５と０７の組合せによつて
スクリーン上に表示が行われる間に、第１１ａ
図と第１１ｂ図の長方形Ｃ２に示されたよう
に、中間点がすべて赤であるような画像点が見
出される。

もちろん、メモリ面Ｒ、Ｇ、Ｂに関する操作
の間に、CPU１はポインタPY中に含まれるア
ドレスに対し修正操作を実行する。この修正は
命令フイールドとデータフイールドを含む
CPUサイクルによつて実行される。データフ
イールドは最初のPYアドレスと新しいアドレ
スPYとの差を含んでいる。この差を前のアド
レスPYへ加える操作は、第６図に関して述べ
たように、レジスタ３１ａあるいは３１ｂと算
術及び論理装置３２によつて実行される。

画像点Ｃ１（Ｃ２になつている）に対応する
３つのメモリ面Ｒ、Ｇ、Ｂ中のバイトの処理の
後に、システムは同じ過程を画像点Ｃ１の下に
位置している８個の画像点群に対して実行する
ことができ、ひきつづき文字Ａの点の総体を表
示されている点の上へ重ね表示することができ
る。（ここで、「画像点」とは影像管の３つの銃
Ｒ、Ｇ、Ｂから書かれた１つの点を意味するこ
とを注意しておく。） １つはくりかえし実行の回数を登録し、もう
１つは画像に加えるかもしくは重畳するべき図
の16ビツトを登録する、２重のマスクレジスタ
２３がある場合には、第８図に関して述べたよ
うに、これまで述べた過程はｎ回くりかえすこ
とができる。

更に、第９図の論理処理回路３８の関数「反
転」３７ｅを用いることによつて、画像の色反
転を行うことも容易である。

上記の説明に従えば、本発明は、プログラムに
よつてCPUに設けられた命令のみを用いること
によつて、VDP自体中の画像処理機能のすべて
を実際に実行することのできる利点を有してい
る。従つてCPUはそれの機能のほとんどを手放
すことができ、その機能の実行の間他の仕事に割
当てられることができる。更に、CPUサイクル
は比較的長いため、画像情報の処理に関してかな
りの時間を得ることができ、表示は非常に高速
に、実際にはスクリーン観察者にとつては瞬間的
に、実行することができる。

最後に、表示すべきマガジンのプログラミング
はかなり容易に行うことができる。

第１２図において、CPU１とVDP４とはデー
タ母線１２Ａとアドレス母線１２Ｂとに接続され
ており、CPUからの情報の記憶は、制御ライン
１３上を伝送されるデータ駆動信号EN、読出し
書込み信号Ｒ／Ｗを用いてCPU１によつて制御
される。本発明によれば、CPUは母線１２Ｂ上
のあるアドレスに関する割当て信号CMをも発生
することができる。この信号は、「１」か「０」
かに応じて、これらのアドレスがメモリ５のアド
レス自身であるのか、またはVDP４に対する命
令であるのかを解釈する。すなわち、信号CMが
「１」のとき、メモリRAM５はあたかもCPU１
に直接接続され、通常の信号ENおよびＲ／Ｗに
よつて制御されているかのようになる。一方、信
号CMが「０」のときは、これら通常信号によつ
てロードされるアドレスはVDP４に対する命令
であると解釈される。

第１３図にこのメモリサイクルのタイミング図
を示す。母線１２Ａと１２Ｂを通るデータ１５と
アドレス１４は１７，１８で示される信号Ｒ／
Ｗ，ENによつて制御される。

CPUから来るアドレス１４で表わされる情報
は２通りに用いることができる。

１ 情報がアドレス自身を表わし、それを通して
問題のアドレスに関連したデータはVDP４を
通過してメモリ５に記憶され、母線１２Ｂおよ
びアドレスレジスタ３６を介して伝送されたア
ドレスに記憶される（CMが「１」の場合。第
３図参照）。

２ 情報は、それによつてVDPをその機能のた
めの特定の構成に設定する特定の表示機能命令
を表わすことができる。このアドレスに関連す
るデータはこのとき対応する機能に従つて処理
される（CMが「０」の場合）。

以上の説明に関して更に以下の項を開示する。

(1) 図形モードにおいて映像スクリーン６上に可
視化するための装置であつて、スクリーン上
で、与えられた時点に表示すべきすべての映像
情報を含んでいるページメモリからフイールド
またはフレームに点毎に走査することと、上記
ページメモリを含むランダムアクセスメモリお
よび該メモリ５から形成された映像に関する情
報を映像スクリーン６に制御信号へ変換するた
めの表示制御装置３７につながれた映像表示プ
ロセツサ４とによつて表示すべき可視情報が定
義されており、中央処理装置１１が、時分割方
式でアドレスフイールド１４とデータフイール
ド１５を伝送する単一母線１２によつて映像表
示プロセツサ４につながれていることと、それ
が更に上記中央処理装置によつて発せられた割
当て信号CMに応答してアドレスフイールドを
それ自身のアドレスフイールドとして、あるい
は映像表示プロセツサに対する制御フイールド
として解釈することのできる制御及び解釈回路
２７を含んでいることを特徴とする上記可視化
装置。

(2) 第１項の可視化装置であつて、上記制御フイ
ールドが、映像スクリーン６上へ表示すべき画
像の合成機能を決定することを特徴とする上記
可視化装置。

(3) 第２項の可視化装置であつて、上記制御及び
解釈回路２７が、映像表示プロセツサ４中で画
像合成の機能を駆動する機能信号を送信するた
めの駆動出力２８を複数個有するデコーダを含
み、このデコーダが更に、上記割当て信号CM
を伝送する選択導体２６によつて中央処理装置
１へつながれていることを特徴とする上記可視
化装置。

(4) 第３項の可視化装置であつて、上記デコーダ
が、中央処理装置１を映像表示プロセツサ４へ
つなぐ単一母線１２へ、中央処理装置１から与
えられるアドレスラツチ信号ALによつて駆動
されるレジスタ１５によつてつながれているこ
とを特徴とする上記可視化装置。

(5) 第１項から第４項のいずれかの可視化装置で
あつて、映像表示プロセツサ４が、この映像表
示プロセツサ４を通して双方向的に中央処理装
置１を上記メモリ５へつなぐ内部転送母線１９
を含むことと、この母線上のデータとアドレス
の送信が時分割方式で制御されることを特徴と
する上記可視化装置。

(6) 第５項の可視化装置であつて、上記映像表示
プロセツサ４が、内部転送母線１９上の情報の
循環を制御する時分割制御回路２０を含むこと
を特徴とする上記可視化装置。

(7) 第６項の可視化装置であつて、時分割制御回
路２０が制御および解釈回路２７へつながれる
ことによつて、内部転送母線１９上に時分割方
式で情報を送信すべき場合にこの内部転送母線
１９へサイクル時間を割当てることができるよ
うになつていることを特徴とする上記可視化装
置。

(8) 第１項から第７項のいずれかの可視化装置で
あつて、上記映像表示プロセツサがレジスタの
スタツク３３を含み、それが上記メモリのうち
の領域を定めるアドレスを含んでおり、上記領
域が、それらアドレスに対してあらかじめ定め
られた機能を算術及び論理装置３２が実行する
ように割当られており、また表示すべき画像の
構成を修正するためのあらかじめ定められた計
算と、映像表示プロセツサ４と映像スクリーン
６との間の連絡をつける表示インタフエース３
７のために割当てられており、上記レジスタス
タツク３３と上記算術及び論理装置３２が上記
内部転送母線１９と制御及び解釈回路２７につ
ながれて、命令として解釈され中央処理装置１
から与えられるアドレスフイールドによつて駆
動されるようになつていることを特徴とする上
記可視化装置。

(9) 第８項の可視化装置であつて、上記映像表示
プロセツサが制御レジスタ２４、状態レジスタ
３０、すくなくとも１個のバツフアレジスタ３
１ａ，３１ｂを含み、これらすべてが中央処理
装置１の単一母線１２へつながれていること、
バツフアレジスタ３１ａ，３１ｂが演算及び論
理装置３２へつながれて後者が現在のアドレス
とレジスタスタツク３３のレジスタ（PXある
いはPY）中にたくわえられている先行アドレ
スに対して論理操作を実行することができるこ
とを特徴とする上記可視化装置。

(10) 第９項の可視化装置であつて、レジスタスタ
ツク３３、演算及び論理装置３２、制御レジス
タ２４、状態レジスタ３０、バツフアレジスタ
３１ａ，３１ｂが上記制御及び解釈回路２７の
駆動出力へつながれていることを特徴とする上
記可視化装置。

(11) 第３項から第10項のいずれかの可視化装置
であつて、上記映像表示プロセツサ４が更に、
中央処理装置１の上記単一母線１２につながれ
たマスクレジスタ２３を含み、そのレジスタに
映像表示プロセツサ４によつて表示すべき画像
の合成機構のくりかえしに対応する数を記憶さ
せ、このマスクレジスタ２３が更に制御及び解
釈回路２７につながれ、適切であれば解釈回路
によつて駆動されるようになつていることを特
徴とする上記可視化装置。

(12) 第６項から第10項のいずれかの可視化装置
であつて、上記映像表示プロセツサ４が更に、
中央処理装置１の上記単一母線１２につながれ
たマスクレジスタ２３を含み、そのレジスタに
映像表示プロセツサ４によつて表示すべき画像
の合成機能のくりかえしに対応する数を記憶さ
せ、このマスクレジスタ２３が更に制御および
解釈回路２７につながれ、適切であれば解釈回
路によつて駆動されるようになつており、上記
マスクレジスタ２３が上記時分割制御回路２０
へ接続されており、上記制御回路２０が上記レ
ジスタ中に含まれている数を、繰返しサイクル
の完了毎あるいは類似の合成機能のサイクル完
了毎に減算計数するようになつていることと、
更に上記マスクレジスタ２３が上記制御及び解
釈回路２７へ接続されて、解釈回路の出力２８
の駆動信号を、マスクレジスタ２３の内容が零
に達した時に取消すようになつていること、を
特徴とする上記可視化装置。

(13) 第３項から第11項のいずれかの可視化装置
であつて、上記映像表示プロセツサ４が、上記
メモリ中に既に記憶されている画像データと、
上記中央処理装置１から与えられた画像修正デ
ータとの論理的組合せによつて、表示すべき画
像の合成に修正を施こすことを行わせる手段３
４を含むことを特徴とする上記可視化装置。

(14) 第13項の可視化装置であつて、上記修正手
段３４が、上記中央処理装置１へつながる第１
の入力４０ａと、映像表示プロセツサ４の上記
内部母線１９へつながる第２の入力を有し、そ
れの出力もまた上記母線につながれていること
と、更に上記修正手段３４が論理回路３８ａな
いし３８ｅと共に上記制御及び解釈回路２７へ
つながれた論理関数選択入力３９を有し、修正
機能を実行している間に２つの入力上へ与えら
れたアドレスに対して論理関数を実行するよう
になつていることとを特徴とする上記可視化装
置。

(15) 図形モードにおいて映像スクリーン６上へ
フイールドあるいはフレーム走査によつて可視
化するためのシステム用の映像表示プロセツサ
４であつて、アドレス母線１２ｂとデータ母線
１２ａによつてこのプロセツサへつながれた中
央処理装置１の制御下において、スクリーン画
像がランダムアクセスメモリ５中に記憶されて
いるデータからライン毎また点毎に表示される
ようになっており、上記映像表示プロセツサ４
が、上記アドレス母線１２ｂの内容を解釈して
上記ランダムアクセスメモリ５用のアドレスそ
のものかあるいは上記映像表示プロセツサ４に
よつて実行されるべき画像合成機能の実行のた
めの命令として理解するための解釈手段２６，
２７を含むことを特徴とする表示プロセツサ。

(16) 第15項の映像表示プロセツサであつて、上
記命令が映像スクリーン６上へ表示すべき画像
の合成機能を決定するようになつていることを
特徴とする表示プロセツサ。

(17) 第16項の映像表示プロセツサであつて、上
記解釈手段２６，２７が、プロセツサ中で画像
合成の機能を駆動する信号を送信するための複
数個の駆動出力２８を含むデコーダ２７を含ん
でいることと、上記デコーダ２７を更に中央処
理装置へモード制御導体２６によつて接続され
ており、上記導体上を中央処理装置１からのア
ドレス割当て信号CMが送信されるようになつ
ており、そのアドレスはメモリ５用のアドレス
機能そのものであるかあるいは映像表示プロセ
ツサ４に対する制御機能のどちらかを指定する
ようになつていることを特徴とするプロセツ
サ。

(18) 第17項の映像表示プロセツサであつて、そ
れが内部転送母線１９を含んでおり、その母線
が上記映像表示プロセツサを通して中央処理装
置１を上記ランダムアクセスメモリ５へ双方向
的に接続していることと、上記中央処理装置か
らのデータと合成機能の実行のためにプロセツ
サの内部で処理されるアドレスとの循環がこの
内部転送母線１９上で時分割で制御されるよう
になつていることを特徴とするプロセツサ。

(19) 第18項の映像表示プロセツサであつて、そ
れが上記内部母線上で時分割を制御する時分割
制御回路２０を含んでいることを特徴とするプ
ロセツサ。

(20) 第19項の映像表示プロセツサであつて、上
記時分割制御回路２０が解釈手段２６，２７へ
つながれてそれが上記内部転送母線１９上に時
分割で情報を循環させる場合に、上記内部転送
母線１９に対してサイクルタイムを割当てるこ
とができるようになつていることを特徴とする
プロセツサ。

(21) 第15項から第19項のいずれかの映像表示プ
ロセツサであつて、それが、上記あらかじめ定
められた機能に割当てられた上記メモリの領域
を制限するアドレスを含むためのレジスタスタ
ツク３３、これらのアドレスに対して表示すべ
き画像の合成を修正するためのあらかじめ定め
られた計算を実行するための算術及び論理装置
３２、映像表示プロセツサ４と映像スクリーン
６との間に通信を確立するための表示インター
フエース３７を含み、上記レジスタスタツク３
３と上記算術及び論理装置３２が上記内部転送
母線１９と上記解釈手段２７へつながれて、上
記中央処理装置１から与えられ命令として解釈
されたアドレスによつて駆動されるようになつ
ていることを特徴とするプロセツサ。

(22) 第21項のプロセツサであつて、制御レジス
タ２４、状態レジスタ３０、すくなくとも１つ
のバツフアレジスタ３１ａ，３１ｂを含み、こ
れらすべてが映像表示プロセツサ４を上記中央
処理装置１へつないでいるデータ母線１２ａへ
つながれていることと、バツフアレジスタ３１
ａ，３１ｂが更に上記算術及び論理装置３２へ
つながれ、この装置３２が現在のアドレスと上
記レジスタスタツク３３のレジスタPXまたは
PY中にたくわえられている先行アドレスに対
して論理操作を行うことができるようになつて
いることを特徴とするプロセツサ。

(23) 第22項の映像表示プロセツサであつて、レ
ジスタスタツク３３、算術及び論理装置３２、
制御レジスタ２４、状態レジスタ３０、バツフ
アレジスタ３１ａ，３１ｂがすべて上記デコー
ダ２７の駆動出力２８へつながれていることを
特徴とするプロセツサ。

(24) 第17項から第23項のいずれかの映像表示プ
ロセツサであつて、上記プロセツサが更に中央
処理装置１へつながれた上記データ母線１２ａ
へつながれたマスクレジスタ２３を含み、この
レジスタが映像表示プロセツサ４によつて実行
すべき画像合成機能のくりかえしに対応する数
を収納するようになつており、マスクレジスタ
２３が更に上記デコーダ２７へつながれ、適当
な場合にデコーダによつて駆動できるようにな
つていることを特徴とするプロセツサ。

(25) 第５項から第９項のいずれかの映像表示プ
ロセツサであつて、上記プロセツサが更に中央
処理装置１へつながれた上記データ母線１２ａ
へつながれたマスクレジスタ２３を含み、この
レジスタが映像表示プロセツサ４によつて実行
すべき画像合成機能のくりかえしに対応する数
を収納するようになつており、マスクレジスタ
２３が更に上記デコーダ２７へつながれ、適当
な場合にデコーダによつて駆動できるようにな
つており、上記マスクレジスタが、繰返しある
いは他の類似合成機能の実行サイクル毎に上記
レジスタが有している数を減算計数するように
適合化された時分割制御回路２０へつながれて
いることと、上記マスクレジスタ２３が更に上
記デコーダ２７へつながれ、上記レジスタの内
容が零に達した時に上記デコーダ出力２８上の
駆動信号を抑制するようになつていることを特
徴とするプロセツサ。

(26) 第17項から第25項のいずれかの映像表示プ
ロセツサであつて、それが表示すべき画像の合
成修正を、上記メモリ５中に既に記憶されてい
る画像データと上記中央処理装置１によつて与
えられる修正画像データの論理組合せによつて
実行させるようになつた手段３４を含むことを
特徴とするプロセツサ。

(27) 第26項の映像表示プロセツサであつて、上
記修正手段３４が、それらを上記中央処理装置
１へつなぐ第１入力４０ａ、それらを上記内部
母線１９へつなぐ第２の入力を含み、それの出
力もまた上記母線へつながれていることと、上
記プロセツサが論理回路網３８ａないし３８ｅ
と共に上記デコーダ２７へつながれ、修正機能
の実行過程においてそれの２つの入力上へ与え
られた２進数値に対して論理機能を実行するた
めの論理機能選択入力３９を含んでいることを
特徴とするプロセツサ。

【図面の簡単な説明】

第１図は、本発明に従う可視化システムの非常
に簡単化した図である。第２図は、時分割母線上
を循環するデータフイールドとアドレスフイール
ドの時間多重化信号図である。第３図、本発明の
システムに用いられる映像表示プロセツサの簡単
化した図である。第４図から第６図は、第３図と
類似のシステムを示しており、表示プロセツサの
他の機能的構成を示している図である。第７図
は、可視化システムのページメモリを「メモリ
面」へ構成することを示した図である。第８図は
表示プロセツサの他の構成を示す図である。第９
図は、表示プロセツサ中に用いられる画像修正要
素の概略図である。第１０図は、このプロセツサ
の別の構成を示す図である。第１１Ａ図と第１１
Ｂ図は、第１０図の構成をとる表示プロセツサに
よつて行われる機能を示す図である。第１２図
は、本発明に従うデュアル母線可視化システムの
非常に簡単化した図である。第１３図は、第１２
図におけるデータフイールドとアドレスフイール
ドの信号図である。 （符号）、１……中央処理装置、３……キイボ
ード、４……VDPプロセツサ、５……ランダム
アクセスメモリ、６……表示スクリーン、７……
アドレス母線、８……データ母線、９……適合回
路、１２……共通母線、１３……制御ライン、１
９……内部母線、２０……直接メモリアクセス装
置、２２……データレジスタ、２３……マスクレ
ジスタ、２４……制御レジスタ、２５……転送レ
ジスタ、２７……デコーダ、３０……状態レジス
タ、３２……算術及び論理装置、３３……レジス
タスタツフ、３４……修正レジスタ、３５……デ
ータレジスタ、３６……アドレスレジスタ、３７
……出力インタフエース、３８……論理処理回
路、３９……制御ライン、４１……記憶レジス
タ、４２……マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 映像スクリーン上に図形可視像を表示するた
   めの装置であつて、 図形可視像を表示するための映像スクリーンを
   含む映像表示ユニツトと、 前記映像表示ユニツトに接続され、表示制御信
   号を受け取り、該受け取つた表示制御信号にした
   がつて前記映像表示ユニツトを制御する表示制御
   ユニツトと、 表示されるべき前記図形可視像を定義する映像
   情報をその中に記憶するページメモリと、 アドレスフイールドおよびデータフイールドが
   時分割で伝送される単一バスならびに中央処理装
   置によつて与えられる割り当て信号が伝送される
   制御線が接続された該中央処理装置と、 前記表示制御ユニツトおよび前記ページメモリ
   に接続され、前記ページメモリに記憶されている
   映像情報を呼び出し、該呼び出された映像情報を
   前記表示制御ユニツトへの供給のための対応する
   表示制御信号に変換する映像表示プロセツサとを
   含み、 前記アドレスフイールドおよび前記データフイ
   ールドが時分割で伝送される前記単一バスによつ
   て前記中央処理装置が前記映像表示プロセツサに
   接続されており、 前記映像表示プロセツサが、前記中央処理装置
   によつて発生された該割り当て信号に応答して前
   記単一バス上のデータをアドレスフイールドとし
   て、または、該映像表示プロセツサの制御フイー
   ルドとして解釈する制御及び解釈回路を含むこと
   を特徴とする映像表示装置。 ２ 特許請求の範囲第１項記載の表示装置におい
   て、前記映像表示プロセツサの前記制御及び解釈
   回路はデコーダを含み、該デコーダは前記単一バ
   ス上で受け取られ、かつ、前記割り当て信号に応
   答して制御フイールドとして解釈されたデータフ
   イールドにデータ処理機能を実行するように前記
   映像表示プロセツサを駆動する機能信号を伝送す
   るための複数の駆動出力を有することを特徴とす
   る映像表示装置。 ３ 映像スクリーン上に図形可視像を表示するた
   めの装置であつて、 図形可視像を表示するための映像スクリーンを
   含む映像表示ユニツトと、 前記映像表示ユニツトに接続され、表示制御信
   号を受け取り、該受け取つた表示制御信号にした
   がつて前記映像表示ユニツトを制御する表示制御
   ユニツトと、 表示されるべき前記図形可視像を定義する映像
   情報をその中に記憶するページメモリと、 中央処理装置と、 アドレスフイールドが伝送されるアドレスバス
   と、 データフイールドが伝送されるデータバスと、
   割り当て信号が伝送される制御線と、 前記表示制御ユニツトおよび前記ページメモリ
   に接続され、前記ページメモリに記憶されている
   映像情報を呼び出し、該呼び出された映像情報を
   前記表示制御ユニツトへの供給のための対応する
   表示制御信号に変換する映像表示プロセツサとを
   含み、 前記アドレスバス、前記データバスおよび前記
   制御線によつて前記中央処理装置が前記映像表示
   プロセツサに接続されており、 前記アドレスバス上のデータをアドレスフイー
   ルドとして解釈し、または、制御フイールドとし
   て解釈して前記制御線上の前記割り当て信号に応
   答して前記映像表示プロセツサの機能を制御し、
   前記データバス上で受け取られたデータフイール
   ドにデータ処理機能を実行するように前記映像表
   示プロセツサを駆動する制御及び解釈回路を前記
   映像表示プロセツサが含み、前記アドレスバス上
   で受け取られ、かつ、前記割り当て信号に応答し
   て制御フイールドとして前記制御及び解釈回路に
   よつて解釈された前記データに該機能が対応する
   ことを特徴とする映像表示装置。