JPH0462499B2

JPH0462499B2 -

Info

Publication number: JPH0462499B2
Application number: JP60014061A
Authority: JP
Inventors: Munehiro Uratani
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1985-01-28
Filing date: 1985-01-28
Publication date: 1992-10-06
Also published as: JPS61173519A

Description

【発明の詳細な説明】産業上の利用分野本発明は、たとえばCMOS型トランジスタを
用いた複数のトライステート回路を備えて構成さ
れる出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an output circuit including a plurality of tri-state circuits using, for example, CMOS transistors.

背景技術マイクロコンピユータなどでは、レジスタから
バスに信号を出力するとき、トライステート回路
が用いられる。第３図は典型的な先行技術の電気
回路図である。ここでPMOS型トランジスタは、
参照符Ｐ１〜Ｐ７で示し、NMOS型トランジス
タは参照符Ｎ１〜Ｎ２で示す。コントロール信号
発生回路１は、トランジスタＰ１およびトランジ
スタＮ１とから成るインバータINV１と、トラ
ンジスタＰ２およびトランジスタＮ２とから成る
インバータINV２とを含む。BACKGROUND ART In microcomputers and the like, tristate circuits are used when outputting signals from registers to buses. FIG. 3 is a typical prior art electrical circuit diagram. Here, the PMOS transistor is
They are indicated by reference numbers P1 to P7, and NMOS type transistors are indicated by reference numbers N1 to N2. Control signal generation circuit 1 includes an inverter INV1 made up of a transistor P1 and a transistor N1, and an inverter INV2 made up of a transistor P2 and a transistor N2.

またトライステート回路２は、２入力の
NAND回路３と、２入力のNOR回路４と、出力
バツフア５とから成る。NAND回路３は、トラ
ンジスタＰ３，Ｐ４，Ｎ３，Ｎ４とから成る。ま
たNOR回路４は、トランジスタＰ５，Ｐ６，Ｎ
５，Ｎ６とから成る。出力バツフア５は、トラン
ジスタＰ７，Ｎ７とから成る。 In addition, the tri-state circuit 2 has two inputs.
It consists of a NAND circuit 3, a two-input NOR circuit 4, and an output buffer 5. The NAND circuit 3 consists of transistors P3, P4, N3, and N4. Further, the NOR circuit 4 includes transistors P5, P6, N
5, N6. Output buffer 5 consists of transistors P7 and N7.

ここでコントロール信号発生回路１には、バス
６から制御信号CONTROLが入力され、コント
ロール信号発生回路１からの出力である第１の制
御信号CTLは、NAND回路３に入力され、第２
の制御信号は、NOR回路４に入力される。
またデータバス６からのデータ信号DATAは、
NAND回路３とNOR回路４とに共通に入力され
る。 Here, the control signal CONTROL is inputted from the bus 6 to the control signal generation circuit 1, and the first control signal CTL, which is the output from the control signal generation circuit 1, is inputted to the NAND circuit 3, and the second
The control signal is input to the NOR circuit 4.
In addition, the data signal DATA from the data bus 6 is
It is commonly input to the NAND circuit 3 and the NOR circuit 4.

このような第３図示の電気回路の動作を説明す
る。制御信号CONTROL＝‘H'のとき、トラン
ジスタＰ１はオフ、トランジスタＮ１はオンとな
る。したがつて制御信号＝‘L'である。ま
たトランジスタＰ２はオン、トランジスタＰ２は
オフである。したがつて制御信号CTL＝‘H'で
ある。 The operation of such an electric circuit shown in the third figure will be explained. When the control signal CONTROL='H', the transistor P1 is turned off and the transistor N1 is turned on. Therefore, the control signal='L'. Further, the transistor P2 is on and the transistor P2 is off. Therefore, the control signal CTL='H'.

したがつてトランジスタＰ４，Ｎ６がそれぞれ
オフ、またトランジスタＮ４，Ｐ６がそれぞれオ
ンとなる。そのときデータ信号DATA＝‘H'の
とき、トランジスタＰ３がオフ、トランジスタＮ
３がオンとなる。したがつてNAND回路３から
の出力は‘L'である。またデータ信号DATA＝
‘L'のとき、トランジスタＰ３はオン、トランジ
スタＮ３はオフである。したがつてNAND回路
３からの出力は‘H'である。一方、データ信号
DATA＝‘H'のとき、トランジスタＰ５はオフ、
トランジスタＮ５はオンである。したがつて
NOR回路４からの出力は‘L'である。またデー
タ信号DMTA＝‘L'のとき、トランジスタＰ５
はオン、トランジスタＮ５＝オフ、したがつて
NOR回路４からの出力は‘H'である。 Therefore, transistors P4 and N6 are each turned off, and transistors N4 and P6 are each turned on. At that time, when data signal DATA='H', transistor P3 is off, transistor N
3 is turned on. Therefore, the output from the NAND circuit 3 is 'L'. Also, data signal DATA=
When it is 'L', transistor P3 is on and transistor N3 is off. Therefore, the output from the NAND circuit 3 is 'H'. On the other hand, the data signal
When DATA='H', transistor P5 is off.
Transistor N5 is on. Therefore
The output from the NOR circuit 4 is 'L'. Also, when data signal DMTA='L', transistor P5
is on, transistor N5 = off, so
The output from the NOR circuit 4 is 'H'.

したがつて制御信号CONTROL＝‘H'のと
き、NAND回路３およびNOR回路４はインバー
タとして機能し、その出力はそれぞれ出力バツフ
ア５に与えられる。NAND回路３の出力が前述
したように‘L'または‘H'であるとき、トラン
ジスタＰ７はそれぞれオンまたはオフ状態であ
る。一方、NOR回路４からの出力‘L'または‘
H'のとき、トランジスタＮ７はそれぞれオフま
たはオン状態である。したがつて出力バツフア５
からの出力は、データ信号DATAの‘H'または
‘L'の状態に対応して、それぞれ‘H'または‘
L'状態となる。すなわちデータ信号DATAは、
出力バツフア５から出力される。 Therefore, when control signal CONTROL='H', NAND circuit 3 and NOR circuit 4 function as inverters, and their outputs are provided to output buffer 5, respectively. When the output of the NAND circuit 3 is 'L' or 'H' as described above, the transistor P7 is in an on or off state, respectively. On the other hand, the output from NOR circuit 4 is 'L' or '
At H', the transistor N7 is off or on, respectively. Therefore, the output buffer 5
The output from 'H' or 'L' corresponds to the 'H' or 'L' state of the data signal DATA, respectively.
It becomes L' state. In other words, the data signal DATA is
It is output from the output buffer 5.

一方、制御信号CONTROL＝‘L'のときトラ
ンジスタＰ１はオン、トランジスタＮ１はオフで
ある。したがつて制御信号＝‘H'である。
またトランジスタＰ２はオフ、トランジスタＮ２
はオンとなる。したがつて制御信号CTL＝‘L'
である。このときトランジスタＰ６はオフ、トラ
ンジスタＮ６はオンとなり、トランジスタＰ４は
オン、トランジスタＮ４はオフとなる。したがつ
てこのとき、データ信号DATAの極性に無関係
にNAND回路３からの出力はハイレベルであり、
NOR回路４からの出力は、ローレベルである。
したがつて出力バツフア５のトランジスタＰ７お
よびトランジスタＮ７は、ともに遮断されたまま
であり、したがつて出力バス７はハイインピーダ
ンス状態となる。 On the other hand, when the control signal CONTROL='L', the transistor P1 is on and the transistor N1 is off. Therefore, the control signal is 'H'.
Also, transistor P2 is off, transistor N2
is turned on. Therefore, control signal CTL='L'
It is. At this time, transistor P6 is turned off, transistor N6 is turned on, transistor P4 is turned on, and transistor N4 is turned off. Therefore, at this time, the output from the NAND circuit 3 is at high level regardless of the polarity of the data signal DATA.
The output from the NOR circuit 4 is at low level.
Therefore, both transistor P7 and transistor N7 of output buffer 5 remain cut off, so that output bus 7 is in a high impedance state.

このようなコントロール信号発生回路１とトラ
イステート回路２とをたとえばｉビツトデータバ
スに関連して用いるときを説明する。コントロー
ル信号発生回路１は共通に使用されるために１個
でよいが、トライステート回路２はｉ個必要とな
る。したがつて前記ビツト数などに関連するバス
の本数が多くなると、必要とされるトライステー
ト回路２の個数が増大し、その面積の総計も大き
くなる。 The case where such control signal generation circuit 1 and tristate circuit 2 are used in connection with, for example, an i-bit data bus will be explained. Only one control signal generating circuit 1 is required since it is commonly used, but i pieces of tri-state circuits 2 are required. Therefore, as the number of buses related to the number of bits increases, the number of tristate circuits 2 required increases, and the total area thereof also increases.

発明が解決しようとする問題点このとき第３図に示したような先行技術の回路
では、複数のトライステート回路２が10個の
MOS型トランジスタで構成されるとともに、ト
ランジスタＰ３，Ｐ４およびトランジスタＮ５，
Ｎ６をそれぞれ駆動するために、トランジスタＮ
３，Ｎ４，Ｐ５，Ｐ６のそれぞれのゲート幅を大
きくして、増幅率を増大する必要があつた。した
がつてトライステート回路２を実際に製造すると
き、その占有面積が増大してしまうという問題点
があつた。Problems to be Solved by the Invention At this time, in the prior art circuit as shown in FIG.
Consisting of MOS transistors, transistors P3, P4 and transistors N5,
Transistors N6 to drive N6, respectively.
It was necessary to increase the amplification factor by increasing the gate width of each of the gates 3, N4, P5, and P6. Therefore, when the tristate circuit 2 is actually manufactured, there is a problem in that the area occupied by the tristate circuit 2 increases.

第４図はこのような問題点を説明する斜視図で
ある。すなわち、トランジスタＮ３，Ｎ４のいず
れか一方のオン抵抗を第４図１に示すように膜厚
ｔ、長さＬ、幅Ｗの導電部材９で表すと、そのオ
ン抵抗Ｒ１は、 R1＝ρ・（Ｌ／tW） …(1) ρ：抵抗率で表される。したがつて、第３図のようにトラン
ジスタＮ３，Ｎ４が直列に接続された場合のオン
抵抗は、第４図２に示すように、導電部材９と同
一の膜厚ｔと幅Ｗとを有し、長さが2Lである導
電部材９ａに等価である。このときのオン抵抗Ｒ
２は、 R2＝ρ・（2L／tW）＝２・R1 …(2) となり、トランジスタＮ３，Ｎ４のいずれか一方
のみの場合と比較し、オン抵抗が倍増することに
なる。したがつてＮ３，Ｎ４からなる直列回路の
オン抵抗を前記第１式と同一にするためには、第
４図３に示すように、膜厚ｔ、長さ2Lであつて、
かつ幅2Wの導電部材９ｂを用いる必要がある。
このときのオン抵抗Ｒ３は、 R3＝ρ（2L／ｔ（2W））＝R1 …(3) となる。このような問題点はトランジスタＰ５，
Ｐ６についても同様である。 FIG. 4 is a perspective view illustrating such a problem. That is, if the on-resistance of either transistor N3 or N4 is represented by a conductive member 9 having a thickness t, a length L, and a width W as shown in FIG. 4, the on-resistance R1 is R1=ρ・(L/tW)...(1) ρ: Expressed as resistivity. Therefore, the on-resistance when transistors N3 and N4 are connected in series as shown in FIG. However, it is equivalent to the conductive member 9a having a length of 2L. On-resistance R at this time
2 is R2=ρ・(2L/tW)=2・R1 (2), and the on-resistance is doubled compared to the case where only one of the transistors N3 and N4 is used. Therefore, in order to make the on-resistance of the series circuit consisting of N3 and N4 the same as the first equation, the film thickness is t and the length is 2L, as shown in FIG.
In addition, it is necessary to use a conductive member 9b having a width of 2W.
The on-resistance R3 at this time is R3=ρ(2L/t(2W))=R1 (3). Such a problem is caused by the transistor P5,
The same applies to P6.

本発明は、上述の問題点を解決し、実際の製作
時において占有面積を格段に低減することができ
るトライステート回路を含んで構成される出力回
路を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide an output circuit including a tri-state circuit that can significantly reduce the area occupied during actual manufacture.

問題点を解決するための手段本発明は、制御信号CONTROLの入力に基い
て制御信号CTL，を出力するコントロール
信号発生回路１０と、前記制御信号CTL，
が共通に入力され、かつ入力信号がそれぞれ入力
される複数のトライステート回路TCとを含む出
力回路において、各トライステート回路TCでは、入力信号が、PMOSトランジスタＰ１３，Ｐ
１５と、NMOSトランジスタＮ１３，Ｎ１４と
の各ゲートに入力され、制御信号CTLがPMOSトランジスタＰ１４の
ゲートと、PMOSトランジスタＰ１５のソース
とに入力され、制御信号が、NMOSトランジスタＮ１５
のゲートと、NMOSトランジスタＮ１３のソー
スとに入力され、 PMOSトランジスタＰ１３，Ｐ１４とNMOS
トランジスタＮ１３との各ドレインが、共通に
PMOSトランジスタＰ１６のゲートに接続され、 PMOSトランジスタＰ１５とNMOSトランジ
スタＮ１４，Ｎ１５との各ドレインが、NMOS
トランジスタＮ１６のゲートに接続され、 PMOSトランジスタＰ１３，Ｐ１４，１６の
ソースがそれぞれ電源に接続され、 NMOSトランジスタＮ１４，Ｎ１５，Ｎ１６
のソースがそれぞれ接地され、 PMOSトランジスタＰ１６のドレインと、
NMOSトランジスタＮ１６のドレインとを共通
に接続するライン２０から出力が取り出され、か
つ、 PMOSトランジスタＰ１５およびNMOSトラ
ンジスタ１３の第１のゲート幅は、残余の
PMOSトランジスタＰ１３，Ｐ１４，Ｐ１６お
よびNMOSトランジスタＮ１４，Ｎ１５，Ｎ１
６の各第２のゲート幅より小さいゲート幅を有す
るように構成され、コントロール信号発生回路１０では、制御信号CONTROLがそれぞれゲートに入力
され、各ソースは電源および接地電位にそれぞれ
接続され、各ドレインは共通に接続されて制御信
号を出力するPMOSトランジスタＰ１１と
NMOSトランジスタＮ１１とからなる第１信号
反転回路INV３と、第１信号反転回路INV３からの制御信号
がそれぞれゲートに出力され、各ソースは電源お
よび接地電位にそれぞれ接続され、各ドレインは
共通に接続されて、制御信号CTLを出力する
PMOSトランジスタＰ１２とNMOSトランジス
タＮ１２とからなる第２信号反転回路INV４と
を備え、かつ PMOSトランジスタＰ１２およびNMOSトラ
ンジスタＮ１１の第３のゲート幅は、前記各トラ
イステート回路TCにおける第１のゲート幅およ
び第２のゲート幅以上に選ばれるようにしたこと
を特徴とする出力回路である。Means for Solving the Problems The present invention provides a control signal generating circuit 10 that outputs a control signal CTL based on an input of a control signal CONTROL, and a control signal generating circuit 10 that outputs a control signal CTL based on an input of a control signal CONTROL.
In the output circuit including a plurality of tri-state circuits TC to which input signals are input in common and input signals are respectively input, each tri-state circuit TC receives input signals from PMOS transistors P13, P
The control signal CTL is input to the gate of PMOS transistor P14 and the source of PMOS transistor P15, and the control signal is input to the gate of NMOS transistor N15.
and the source of the NMOS transistor N13, and the PMOS transistors P13 and P14 and the NMOS
Each drain with transistor N13 is connected in common.
It is connected to the gate of PMOS transistor P16, and each drain of PMOS transistor P15 and NMOS transistors N14 and N15 is connected to NMOS transistor P16.
It is connected to the gate of transistor N16, the sources of PMOS transistors P13, P14, and 16 are connected to the power supply, respectively, and NMOS transistors N14, N15, and N16 are connected to the gate of transistor N16.
The sources of PMOS transistor P16 are grounded, and the drain of PMOS transistor P16 and
The output is taken out from the line 20 that commonly connects the drain of the NMOS transistor N16, and the first gate width of the PMOS transistor P15 and the NMOS transistor 13 is equal to the remaining width.
PMOS transistors P13, P14, P16 and NMOS transistors N14, N15, N1
In the control signal generation circuit 10, the control signal CONTROL is input to each gate, each source is connected to the power supply and the ground potential, and each drain is a PMOS transistor P11 which is connected in common and outputs a control signal.
A first signal inversion circuit INV3 consisting of an NMOS transistor N11 and a control signal from the first signal inversion circuit INV3 are output to the gates, each source is connected to the power supply and the ground potential, and each drain is connected in common. outputs the control signal CTL.
It includes a second signal inversion circuit INV4 made up of a PMOS transistor P12 and an NMOS transistor N12, and the third gate width of the PMOS transistor P12 and the NMOS transistor N11 is equal to the first gate width and the third gate width of each tristate circuit TC. This output circuit is characterized in that the gate width is selected to be greater than or equal to 2.

作用本発明によれば、コントロール信号発生回路１
０によつて制御される複数のトライステート回路
TCに入力される制御信号CTLがハイレベル、制
御信号がローレベルのとき、PMOSトラン
ジスタＰ１３，Ｐ１４と、NMOSトランジスタ
Ｎ１３とからなる回路は、入力信号の逆極性の信
号を出力し、またPMOSトランジスタＰ１５と
NMOSトランジスタＮ１４，Ｎ１５とからなる
回路は、前記入力信号の逆極性の信号を出力す
る。Effects According to the present invention, the control signal generation circuit 1
Multiple tri-state circuits controlled by 0
When the control signal CTL input to TC is high level and the control signal is low level, the circuit consisting of PMOS transistors P13, P14 and NMOS transistor N13 outputs a signal with the opposite polarity of the input signal, and the PMOS transistor P15 and
A circuit consisting of NMOS transistors N14 and N15 outputs a signal with the opposite polarity of the input signal.

これらの出力は、PMOSトランジスタＰ１６
とNMOSトランジスタＮ１６とからなる回路に
入力される。したがつてこの回路から、すなわち
トライステート回路TCからは、前記入力信号が
そのままの極性の状態で出力される。 These outputs are connected to PMOS transistor P16
and an NMOS transistor N16. Therefore, from this circuit, that is, from the tristate circuit TC, the input signal is output with the same polarity.

また、制御信号CTLがローレベル、制御信号
CTLがハイレベルのとき、PMOSトランジスタ
Ｐ１３，Ｐ１４と、NMOSトランジスタＮ１３
とからなる回路の出力は入力信号の極性に無関係
にハイレベルとなり、PMOSトランジスタＰ１
５とNMOSトランジスタＮ１４，Ｎ１５とから
なる回路の出力は、入力信号の極性に無関係にロ
ーレベルとなる。したがつて各トライステート回
路TCはハイインピーダンス状態となる。 Also, if the control signal CTL is low level, the control signal
When CTL is at high level, PMOS transistors P13 and P14 and NMOS transistor N13
The output of the circuit consisting of is high level regardless of the polarity of the input signal, and the PMOS transistor P1
5 and NMOS transistors N14 and N15, the output of the circuit becomes low level regardless of the polarity of the input signal. Therefore, each tristate circuit TC is in a high impedance state.

また、本発明ではトライステート回路TCは、
PMOSトランジスタＰ１３〜Ｐ１６および
NMOSトランジスタＮ１３〜Ｎ１６の８個のト
ランジスタで構成されるようにしている。すなわ
ち、従来技術のトライステート回路よりも構成に
必要なトランジスタ数を大幅に削減することがで
きる。 Furthermore, in the present invention, the tristate circuit TC is
PMOS transistors P13 to P16 and
It is made up of eight NMOS transistors N13 to N16. That is, the number of transistors required for the configuration can be significantly reduced compared to the conventional tri-state circuit.

また、出力段のトランジスタＰ１３，Ｐ１４，
Ｐ１６；Ｎ１４，Ｎ１５，Ｎ１６を駆動するトラ
ンジスタＮ１３，Ｐ１５の増幅率に関しては、コ
ントロール信号発生回路１０に含まれるトランジ
スタＮ１１およびトランジスタＰ１２の第３のゲ
ート幅を大きくして増幅率を増大する。したがつ
て、各トライステート回路TCに含まれるトラン
ジスタＮ１３およびトランジスタＰ１５の第１の
ゲート幅を縮小することができる。これにより、
各トライステート回路TCに占めるトランジスタ
の占有面積を減少することができ、構成の小型化
と簡略化とを図ることができる。 In addition, the output stage transistors P13, P14,
P16; Regarding the amplification factor of transistors N13 and P15 that drive N14, N15, and N16, the third gate width of transistor N11 and transistor P12 included in control signal generation circuit 10 is increased to increase the amplification factor. Therefore, the first gate widths of transistor N13 and transistor P15 included in each tristate circuit TC can be reduced. This results in
The area occupied by the transistors in each tristate circuit TC can be reduced, and the configuration can be made smaller and simpler.

また、複数のトライステート回路TCを駆動す
る駆動電力は、コントロール信号発生回路１０に
おけるトランジスタＰ１２，Ｎ１１の第３のゲー
ト幅を、トライステート回路TCの数に対応し、
かつトランジスタＮ１３，Ｐ１５の第１のゲート
幅の縮小の程度に対応し、トランジスタＰ１２，
Ｎ１１の第３のゲート幅を残余のトランジスタの
第１および第２のゲート幅よりも増大する。これ
により、簡便な構成で小型化された構成のトライ
ステート回路TCを備える出力回路を実現するこ
とができる。 Further, the driving power for driving the plurality of tri-state circuits TC is such that the third gate width of the transistors P12 and N11 in the control signal generation circuit 10 corresponds to the number of tri-state circuits TC, and
And corresponding to the degree of reduction in the first gate width of transistors N13, P15, transistors P12,
The third gate width of N11 is increased over the first and second gate widths of the remaining transistors. As a result, it is possible to realize an output circuit including a tri-state circuit TC having a simple and compact configuration.

実施例第１図は、実施例の一実施例のコントロール信
号発生回路１０およびトライステート回路TC０
〜TC（ｎ−１）（総称する場合には、TCで示す）
を備えて構成される出力装置１１の電気回路図で
あり、第２図は第１図の構成をｎビツトデータバ
スに関連して用いた構成を説明するブロツク図で
ある。第２図を参照して、コントロール信号発生
回路１０には、制御信号CONTROLが入力され、
その出力である制御信号およびCTLは、そ
れぞれライン１４，１６へ出力される。この出力
は、ｎ個のトライステート回路TC０，TC１，
TC２，…，TC（ｎ−１）に、それぞれ共通に与
えられる。またこれらのトライステート回路TC
０〜TC（ｎ−１）には、それぞれデータバスDB
０，DB１，DB２，…，DB（ｎ−１）を介して、
入力信号であるデータ信号DATA０，DATA１，
DATA２，…，DATA（ｎ−１）が与えられる。
またトライステート回路TC０〜TC（ｎ−１）か
らの出力は、データバスＤ０，Ｄ１，Ｄ２，…，
Ｄ（ｎ−１）に、それぞれ出力される。Embodiment FIG. 1 shows a control signal generation circuit 10 and a tristate circuit TC0 of an embodiment.
~TC (n-1) (indicated by TC when collectively referred to)
FIG. 2 is a block diagram illustrating a configuration in which the configuration of FIG. 1 is used in connection with an n-bit data bus. Referring to FIG. 2, a control signal CONTROL is input to the control signal generation circuit 10.
Its outputs, the control signal and CTL, are output on lines 14 and 16, respectively. This output is output from n tri-state circuits TC0, TC1,
Commonly given to TC2,..., TC(n-1), respectively. Also these tri-state circuits TC
0 to TC (n-1) each have a data bus DB.
0, DB1, DB2, ..., DB (n-1),
Data signals DATA0, DATA1, which are input signals
DATA2,..., DATA(n-1) are given.
Furthermore, the outputs from the tri-state circuits TC0 to TC(n-1) are data buses D0, D1, D2,...,
D(n-1), respectively.

第１図は、第２図のブロツク図においてコント
ロール信号発生回路１０と、トライステート回路
TC０の電気的構成を示す電気回路図である。コ
ントロール信号発生回路１０およびトライステー
ト回路TC０の電気的構成を説明する。コントロ
ール信号発生回路１０には、第１インバータ
INV３および第２インバータINV４が備えられ
る。ここで第１の種類のトランジスタである
PMOS型トランジスタは、参照符Ｐ１１〜Ｐ１
６で示し、第２の種類のトランジスタである
NMOS型トランジスタは、参照符Ｎ１１〜Ｎ１
６で示す。第１インバータINV３のソースは、
電源電圧Ｖc.c.に接続され、そのドレインはライン
１３を介して、トランジスタＮ１１のドレインに
接続される。トランジスタＮ１１のソースは接地
され、そのゲートとトランジスタＰ１１とのゲー
トとが接続されて、制御信号CONTROLが共通
に与えられる。 FIG. 1 shows the control signal generation circuit 10 and the tri-state circuit in the block diagram of FIG.
FIG. 2 is an electrical circuit diagram showing the electrical configuration of TC0. The electrical configurations of control signal generation circuit 10 and tristate circuit TC0 will be explained. The control signal generation circuit 10 includes a first inverter.
INV3 and a second inverter INV4 are provided. Here, the first type of transistor is
PMOS type transistors are referenced P11 to P1
6 and is the second type of transistor.
NMOS type transistors have reference numbers N11 to N1
6. The source of the first inverter INV3 is
It is connected to the power supply voltage Vc.c., and its drain is connected via line 13 to the drain of transistor N11. The source of the transistor N11 is grounded, and the gate of the transistor N11 is connected to the gate of the transistor P11, so that a control signal CONTROL is commonly applied.

第２インバータINV４のトランジスタＰ１２，
Ｎ１２に関しても、第１インバータINV３と同
様の構成となつており、トランジスタＰ１２，Ｎ
１２の各ゲートを接続するライン１４は、第１イ
ンバータINV３のライン１３と接続される。ま
たこのライン１４には、第２の制御信号である制
御信号が出力され、トライステート回路TC
０に与えられる。またトランジスタＰ１２，Ｎ１
２の各ドレインを接続するライン１５には、ライ
ン１６が接続されて、第１の制御信号である制御
信号CTLが出力され、トライステート回路TC０
に与えられる。 Transistor P12 of the second inverter INV4,
Regarding N12, it has the same configuration as the first inverter INV3, and transistors P12 and N
The line 14 connecting each of the 12 gates is connected to the line 13 of the first inverter INV3. A control signal, which is a second control signal, is also output to this line 14, and a tristate circuit TC
given to 0. Also, transistors P12 and N1
A line 16 is connected to the line 15 connecting each drain of the tri-state circuit TC0, and a control signal CTL, which is a first control signal, is output.
given to.

トライステート回路TC０には、データバスDP
０を介して、データ信号DATA０が与えられる。
データバスDP０からの信号は、トランジスタＰ
１３，Ｎ１３，Ｐ１５，Ｎ１４のそれぞれのゲー
トに、共通に与えられる。トランジスタＰ１３の
ソースは、電源電圧Ｖc.c.に接続され、そのドレイ
ンはライン１７を介して、トランジスタＮ１３の
ドレインに接続される。トランジスタＮ１３のソ
ースには、前記ライン１４が接続される。 The tri-state circuit TC0 has a data bus DP.
0, a data signal DATA0 is applied.
The signal from data bus DP0 is transmitted by transistor P
13, N13, P15, and N14 in common. The source of transistor P13 is connected to the power supply voltage Vc.c., and its drain is connected via line 17 to the drain of transistor N13. The line 14 is connected to the source of the transistor N13.

ライン１７は、ライン１８を介してトランジス
タＰ１４のドレインに接続され、トランジスタＰ
１４のソースは、電源電圧Ｖc.c.に接続される。ま
たトランジスタＰ１４のゲートには、ライン１６
が接続される。 Line 17 is connected to the drain of transistor P14 via line 18, and is connected to the drain of transistor P14 via line 18.
The source of 14 is connected to the power supply voltage Vc.c. Also, a line 16 is connected to the gate of the transistor P14.
is connected.

トランジスタＮ１４のソースは接地され、その
ドレインはライン１９を介して、トランジスタＮ
１５のドレインに接続される。トランジスタＮ１
５のソースは接地され、そのゲートはライン１４
と接続される。前記ライン１９は、トランジスタ
Ｐ１５のドレインに接続され、トランジスタＰ１
５のソースはライン１６に接続される。 The source of transistor N14 is grounded, and its drain is connected via line 19 to transistor N14.
Connected to the drain of 15. Transistor N1
5's source is grounded and its gate is connected to line 14
connected to. Said line 19 is connected to the drain of transistor P15 and is connected to the drain of transistor P1.
The source of 5 is connected to line 16.

前記ライン１８は、トランジスタＰ１６のゲー
トに接続され、そのソースは電源電圧Ｖc.c.に接続
される。トランジスタＰ１６のドレインは、ライ
ン２０を介してトランジスタＮ１６のドレインに
接続される。トランジスタＮ１６のソースは接地
され、このゲートにはライン２１を介して、ライ
ン１９の信号が入力される。またライン２０の信
号がデータバスＤ０に出力される。 Said line 18 is connected to the gate of transistor P16, the source of which is connected to the power supply voltage Vc.c. The drain of transistor P16 is connected via line 20 to the drain of transistor N16. The source of transistor N16 is grounded, and the signal on line 19 is input to its gate via line 21. The signal on line 20 is also output to data bus D0.

以下に第１図示の回路の動作を説明する。制御
信号CONTROLが‘H'のとき、トランジスタＰ
１１はオフ、トランジスタＮ１１はオンになる。
したがつてライン１３およびライン１４への出力
CTLは‘L'になる。 The operation of the circuit shown in the first diagram will be explained below. When the control signal CONTROL is 'H', the transistor P
11 is turned off, and transistor N11 is turned on.
Therefore the output to line 13 and line 14
CTL becomes 'L'.

一方、ライン１４への出力は‘L'なので、トラ
ンジスタＰ１２はオン、トランジスタＮ１２はオ
フになる。したがつてライン１６に出力される制
御信号CTLは‘H'となる。 On the other hand, since the output to line 14 is 'L', transistor P12 is on and transistor N12 is off. Therefore, the control signal CTL output to line 16 becomes 'H'.

このとき、制御信号CTLによつてトランジス
タＰ１４がオフとなり、制御信号によつて
トランジスタＮ１５がオフとなる。このときデー
タ信号DATA０が‘H'のとき、トランジスタＰ
１３，Ｐ１５はオフ、トランジスタＮ１３，Ｎ１
４はオンとなる。したがつてライン１８，２１に
導出される信号は‘L'となる。 At this time, the control signal CTL turns off the transistor P14, and the control signal turns off the transistor N15. At this time, when the data signal DATA0 is 'H', the transistor P
13, P15 is off, transistors N13, N1
4 is turned on. Therefore, the signals derived on lines 18 and 21 are 'L'.

したがつてトランジスタＰ１６はオン、トラン
ジスタＮ１６はオフとなり、データバスＤ０に出
力される信号は‘H'である。 Therefore, transistor P16 is turned on, transistor N16 is turned off, and the signal output to data bus D0 is 'H'.

またデータ信号DATA０が‘L'のとき、トラ
ンジスタＰ１３，Ｐ１５はオン、トランジスタＮ
１３，Ｎ１４はオフとなる。したがつてライン１
８，２１に出力される信号は‘H'である。した
がつてトランジスタＰ１６はオフ、トランジスタ
Ｎ１６はオンとなり、データバスＤ０に出力され
る信号は‘L'である。 Also, when the data signal DATA0 is 'L', transistors P13 and P15 are on, and transistor N
13 and N14 are turned off. Therefore line 1
The signals output to terminals 8 and 21 are 'H'. Therefore, transistor P16 is turned off, transistor N16 is turned on, and the signal output to data bus D0 is 'L'.

このようにして制御信号CTLが‘H'、が
‘L'のとき、データ信号DATA０はデータバス
Ｄ０に出力される。 In this manner, when the control signal CTL is 'H' and the control signal CTL is 'L', the data signal DATA0 is output to the data bus D0.

一方、制御信号CONTROLが‘L'のとき、ト
ランジスタＰ１１はオン、トランジスタＮ１１は
オフとなる。したがつてライン１４に出力される
制御信号は‘H'となる。 On the other hand, when the control signal CONTROL is 'L', the transistor P11 is on and the transistor N11 is off. Therefore, the control signal output to line 14 becomes 'H'.

一方、トランジスタＰ１２はオフ、トランジス
タＮ１２がオンとなる。したがつてライン１６に
出力される制御信号CTLは‘L'となる。このと
き制御信号CTLによつてトランジスタＰ１４は
オンとされ、制御信号によつてトランジス
タＮ１５もオンとされる。このときデータ信号
DATA０が‘H'のとき、トランジスタＰ１３は
オフ、トランジスタＮ１３はオンであるので、ラ
イン１８への出力は‘H'となる。 On the other hand, the transistor P12 is turned off and the transistor N12 is turned on. Therefore, the control signal CTL output to line 16 becomes 'L'. At this time, the transistor P14 is turned on by the control signal CTL, and the transistor N15 is also turned on by the control signal. At this time, the data signal
When DATA0 is 'H', transistor P13 is off and transistor N13 is on, so the output to line 18 is 'H'.

またトランジスタＰ１５はオフ、トランジスタ
Ｎ１４はオンとなるので、ライン２１に出力され
る信号は‘L'である。したがつてトランジスタＰ
１６，Ｎ１６はオフである。 Further, since the transistor P15 is turned off and the transistor N14 is turned on, the signal outputted to the line 21 is 'L'. Therefore, transistor P
16, N16 is off.

データ信号DATA０が‘L'のとき、トランジ
スタＰ１３，Ｐ１５はオンとなり、トランジスタ
Ｎ１３，Ｎ１４はオフとなる。したがつてライン
１８に出力される信号は‘H'であり、ライン２
１に出力される信号は‘L'である。したがつてト
ランジスタＰ１６，Ｎ１６はオフとなる。 When the data signal DATA0 is 'L', transistors P13 and P15 are turned on, and transistors N13 and N14 are turned off. Therefore, the signal output on line 18 is 'H' and the signal output on line 2
The signal output to 1 is 'L'. Therefore, transistors P16 and N16 are turned off.

このようにして制御信号CONTROLが‘L'の
とき、データバスＤ０はハイインピーダンス状態
になる。 In this way, when the control signal CONTROL is 'L', the data bus D0 is in a high impedance state.

第２図に示す残余のトライステート回路TC１，
TC２，…TC（ｎ−１）も、第１図示のトライス
テート回路TC０と同様の構成である。したがつ
てコントロール信号発生回路１０およびトライス
テート回路TC０〜TC（ｎ−１）を用いて、デー
タ信号DATA０〜DATA（ｎ−１）を、データバ
スＤ０〜Ｄ（ｎ−１）に出力する状態を制御する
ことができる。 The remaining tri-state circuit TC1 shown in FIG.
TC2, . . . TC(n-1) also have the same configuration as the tristate circuit TC0 shown in the first diagram. Therefore, the control signal generation circuit 10 and the tristate circuits TC0 to TC(n-1) are used to output data signals DATA0 to DATA(n-1) to the data buses D0 to D(n-1). can be controlled.

第２図に示すように構成される各トライステー
ト回路TC０〜TC（ｎ−１）は、第３図を参照し
て説明した先行技術のトライステート回路２に比
較して、構成素子数を10個から８個に減少させる
ことができた。また出力段のトランジスタＰ１
３，Ｐ１４，Ｎ１４，Ｎ１５を駆動するトランジ
スタＮ１３，Ｐ１５の増幅率に関しては、トラン
ジスタＮ１１およびトランジスタＰ１２のゲート
幅を大きくして増幅率を増大すればよい。 Each of the tristate circuits TC0 to TC(n-1) configured as shown in FIG. We were able to reduce the number from 1 to 8. Also, the output stage transistor P1
Regarding the amplification factors of the transistors N13 and P15 that drive the transistors N13 and P15, the amplification factors may be increased by increasing the gate widths of the transistors N11 and P12.

第２Ａ図は、本実施例の作用を説明する図であ
る。すなわち、第２Ａ図１のように、コントロー
ル信号発生回路１０などの電流源２５が、たとえ
ばトライステート回路TC０などの単一個の負荷
２６を駆動する際に必要な電流値がＩである場
合、負荷２６の数が増大し、たとえば第２Ａ図２
に示すように、単一の電流源２５に対してｎ個の
負荷２６―１，２６―２，…，２６―ｎが接続さ
れた場合を想定する。各負荷２６―１〜２６―ｎ
には、電流Ｉがそれぞれ必要であり、したがつて
電流源２５は、ｎ×１の電流を出力する必要があ
る。 FIG. 2A is a diagram illustrating the operation of this embodiment. That is, as shown in FIG. 2A, if the current value required when the current source 25 such as the control signal generation circuit 10 drives a single load 26 such as the tri-state circuit TC0 is I, the load 26 increases, for example in FIG.
Assume that n loads 26-1, 26-2, . . . , 26-n are connected to a single current source 25, as shown in FIG. Each load 26-1 to 26-n
, a current I is required for each, and therefore the current source 25 needs to output n×1 currents.

したがつてコントロール信号発生回路１０およ
び各トライステート回路TCのトランジスタＰ１
１，Ｐ１３，Ｐ１４，Ｐ１６：Ｎ１２，Ｎ１４〜
Ｎ１６のゲート幅は、同一のゲート幅ｗとするこ
とができる。このときトランジスタＮ１３，Ｐ１
５のゲート幅をｗよりも例として半減した場合に
は、トランジスタＮ１１，Ｐ１２のゲート幅をｎ
×2wに設定すれば、ｎ個のトライステート回路
TCに必要な駆動電流を供給することができる。 Therefore, the transistor P1 of the control signal generation circuit 10 and each tristate circuit TC
1, P13, P14, P16: N12, N14~
The gate widths of N16 can be the same gate width w. At this time, transistors N13 and P1
For example, if the gate width of transistor N11 and P12 is halved from w, then the gate width of transistors N11 and P12 is n
If set to ×2w, n tri-state circuits
It can supply the necessary drive current to the TC.

すなわち、各トライステート回路TCのトラン
ジスタＮ１３，Ｐ１５のゲート幅を削減でき、こ
のようなトライステート回路TCの占有面積が削
減される。また本実施例では、各トライステート
回路TCにおいて、ＮチヤンネルとＰチヤンネル
とのトランジスタＮ１３，Ｐ１５を１つずつ用い
る構成であり、このとき従来技術の項で説明した
ようにゲート幅が比較的広いトランジスタを用い
る必要が解消され、各トライステート回路TC、
したがつて出力回路１１の構成と占有面積とを格
段に簡略化および縮小することができる。 That is, the gate widths of transistors N13 and P15 of each tri-state circuit TC can be reduced, and the area occupied by such tri-state circuit TC is reduced. Furthermore, in this embodiment, each tri-state circuit TC uses one N-channel transistor and one P-channel transistor N13, P15, and as explained in the prior art section, the gate width is relatively wide. Eliminating the need to use transistors, each tri-state circuit TC,
Therefore, the configuration and occupied area of the output circuit 11 can be significantly simplified and reduced.

したがつてトランジスタＮ１３およびトランジ
スタＰ１５のゲート幅を、縮小することができ
た。したがつてトライステート回路TC０〜TC
（ｎ−１）を実際に製造した場合の占有面積を、
第３図を参照して説明した先行技術のトライステ
ート回路２の占有面積よりも、格段に縮小するこ
とができる。 Therefore, the gate widths of transistor N13 and transistor P15 could be reduced. Therefore, the tristate circuit TC0~TC
The occupied area when (n-1) is actually manufactured is
The area occupied by the tri-state circuit 2 of the prior art described with reference to FIG. 3 can be significantly reduced.

前述の実施例で、トライステート回路TC０〜
TC（ｎ−１）を構成するのは、PMOS型および
NMOS型トランジスタであつたが、本発明はそ
の他の半導体素子に関連して、広く実施されるこ
とができる。 In the above embodiment, the tristate circuit TC0~
TC(n-1) is composed of PMOS type and
Although the present invention is an NMOS type transistor, the present invention can be broadly implemented in connection with other semiconductor devices.

効果以上のように本発明に従えば、コントロール信
号発生回路１０によつて共通に制御される複数の
トライステート回路TCにおいて、入力信号が
PMOSトランジスタＰ１３，Ｐ１５および
NMOSトランジスタＮ１３，Ｎ１４のゲートに
それぞれ入力されるようにした。また制御信号
CTLがPMOSトランジスタＰ１４のゲートと
PMOSトランジスタＰ１５のソースとに入力さ
れるようにした。また制御信号がNMOSト
ランジスタＮ１５のゲートとNMOSトランジス
タＮ１３のソースとに入力されるようにした。Effects As described above, according to the present invention, the input signal is
PMOS transistors P13, P15 and
The signals are input to the gates of NMOS transistors N13 and N14, respectively. Also control signal
CTL is the gate of PMOS transistor P14
It is arranged to be input to the source of PMOS transistor P15. Further, the control signal is input to the gate of the NMOS transistor N15 and the source of the NMOS transistor N13.

また、PMOSトランジスタＰ１３，Ｐ１４と
NMOSトランジスタＮ１３との各ドレイン間を
PMOSトランジスタＰ１６のゲートに接続した。
また、PMOSトランジスタＰ１５とNMOSトラ
ンジスタＮ１４，Ｎ１５とのドレイン間を
NMOSトランジスタＮ１６のゲートに接続した。
さらにまた、PMOSトランジスタＰ１３，Ｐ１
４，Ｐ１６のソースを電源に接続し、NMOSト
ランジスタＮ１４，Ｎ１５，Ｎ１６のソースを接
地するようにした。また、PMOSトランジスタ
Ｐ１６のドレインとNMOSトランジスタＮ１６
のドレインとを接続し、この接続点から出力信号
を取出すようにした。 In addition, PMOS transistors P13 and P14
Between each drain and NMOS transistor N13
Connected to the gate of PMOS transistor P16.
Also, between the drains of PMOS transistor P15 and NMOS transistors N14 and N15,
Connected to the gate of NMOS transistor N16.
Furthermore, PMOS transistors P13 and P1
4. The source of P16 was connected to the power supply, and the sources of NMOS transistors N14, N15, and N16 were grounded. In addition, the drain of PMOS transistor P16 and the drain of NMOS transistor N16
The output signal was taken out from this connection point.

ここで、PMOSトランジスタＰ１５および
NMOSトランジスタＮ１３の第１のゲート幅は、
残余のPMOSトランジスタＰ１３，Ｐ１４，Ｐ
１６およびNMOSトランジスタＮ１４，Ｎ１５，
Ｎ１６の各第２のゲート幅より小さいゲート幅を
有するように構成され、かつPMOSトランジス
タＰ１２およびNMOSトランジスタＮ１１の第
３のゲート幅は、前記各トライステート回路TC
における第１のゲート幅および第２のゲート幅以
上に選ばれる。 Here, PMOS transistor P15 and
The first gate width of the NMOS transistor N13 is
Remaining PMOS transistors P13, P14, P
16 and NMOS transistors N14, N15,
The third gate width of the PMOS transistor P12 and the NMOS transistor N11 is configured to have a gate width smaller than the second gate width of each of the tri-state circuits TC.
The first gate width and the second gate width are selected to be greater than or equal to the first gate width and the second gate width.

したがつて各トライステート回路TCを構成す
るトランジスタの数を減少することができるとと
もに、トランジスタＮ１３，Ｐ１５の第１のゲー
ト幅を削減することができる。これにより、トラ
ンジスタが各トライステート回路TCに占める占
有面積を減少することができ、構成の小形化と簡
略化を図ることができる。 Therefore, the number of transistors constituting each tristate circuit TC can be reduced, and the first gate widths of transistors N13 and P15 can be reduced. As a result, the area occupied by the transistor in each tristate circuit TC can be reduced, and the configuration can be made smaller and simpler.

また、複数のトライステート回路TCを駆動す
る駆動電力は、コントロール信号発生回路１０に
おけるトランジスタＰ１２，Ｎ１１の第３のゲー
ト幅を、残余のトランジスタの第１および第２の
ゲート幅よりも、トライステート回路TCの数に
対応し、かつトランジスタＮ１３，Ｐ１５の第１
のゲート幅の削減の程度に対応して増大する。こ
れにより、簡便かつ小形化された構成のトライス
テート回路を備える出力回路を実現することがで
きる。 Further, the driving power for driving the plurality of tristate circuits TC is such that the third gate width of transistors P12 and N11 in the control signal generation circuit 10 is larger than the first and second gate widths of the remaining transistors. Corresponding to the number of circuits TC, and the first of transistors N13 and P15
increases correspondingly to the degree of gate width reduction. As a result, it is possible to realize an output circuit including a tri-state circuit having a simple and compact configuration.

[Brief explanation of drawings]

第１図は本発明の一実施例の構成を示す電気回
路図、第２図は本発明の一実施例の構成を示すブ
ロツク図、第２Ａ図は、本実施例の作用を説明す
るブロツク図、第３図は典型的な先行技術の構成
を示す電気回路図、第４図は先行技術における問
題点を説明する斜視図である。Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６…PMOS型
トランジスタ、Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６
…NMOS型トランジスタ、DATA０〜DATA
（ｎ−１）…データ信号、，CTL…制御信
号、Ｄ０〜Ｄ（ｎ−１）…出力バス。 FIG. 1 is an electric circuit diagram showing the structure of an embodiment of the present invention, FIG. 2 is a block diagram showing the structure of an embodiment of the invention, and FIG. 2A is a block diagram explaining the operation of this embodiment. , FIG. 3 is an electric circuit diagram showing the configuration of a typical prior art, and FIG. 4 is a perspective view illustrating problems in the prior art. P13, P14, P15, P16...PMOS type transistor, N13, N14, N15, N16
...NMOS type transistor, DATA0~DATA
(n-1)...data signal, , CTL...control signal, D0 to D(n-1)...output bus.

Claims

[Scope of Claims] 1. A control signal generation circuit 10 that outputs a control signal CTL based on an input of a control signal CONTROL, and a plurality of circuits to which the control signal CTL is commonly input and each input signal is input. In the output circuit including the tri-state circuit TC, each tri-state circuit TC receives an input signal from the PMOS transistors P13, P
The control signal CTL is input to the gate of PMOS transistor P14 and the source of PMOS transistor P15.
and the source of the NMOS transistor N13, and the PMOS transistors P13 and P14 and the NMOS
Each drain with transistor N13 is connected in common.
It is connected to the gate of PMOS transistor P16, and each drain of PMOS transistor P15 and NMOS transistors N14 and N15 is connected to NMOS transistor P16.
It is connected to the gate of transistor N16, the sources of PMOS transistors P13, P14, and 16 are connected to the power supply, respectively, and NMOS transistors N14, N15, and N16 are connected to the gate of transistor N16.
The sources of PMOS transistor P16 are grounded, and the drain of PMOS transistor P16 and
The output is taken out from the line 20 that commonly connects the drain of the NMOS transistor N16, and the first gate width of the PMOS transistor P15 and the NMOS transistor N13 is equal to the remaining width.
PMOS transistors P13, P14, P16 and NMOS transistors N14, N15, N1
In the control signal generation circuit 10, the control signal CONTROL is input to each gate, each source is connected to the power supply and the ground potential, and each drain is a PMOS transistor P11 which is connected in common and outputs a control signal.
A first signal inverting circuit INV3 consisting of an NMOS transistor 11 and a control signal from the first signal inverting circuit INV3 are respectively input to the gate, each source is connected to the power supply and the ground potential, and each drain is connected in common. outputs the control signal CTL.
It includes a second signal inversion circuit INV4 made up of a PMOS transistor P12 and an NMOS transistor N12, and the third gate width of the PMOS transistor P12 and the NMOS transistor N11 is equal to the first gate width and the third gate width of each tristate circuit TC. An output circuit characterized in that the gate width is selected to be greater than or equal to 2.