Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH0464210B2 - - Google Patents
[go: Go Back, main page]

JPH0464210B2 - - Google Patents

Info

Publication number
JPH0464210B2
JPH0464210B2 JP23364483A JP23364483A JPH0464210B2 JP H0464210 B2 JPH0464210 B2 JP H0464210B2 JP 23364483 A JP23364483 A JP 23364483A JP 23364483 A JP23364483 A JP 23364483A JP H0464210 B2 JPH0464210 B2 JP H0464210B2
Authority
JP
Japan
Prior art keywords
switch
voltage level
operational amplifier
group
capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP23364483A
Other languages
Japanese (ja)
Other versions
JPS60126924A (en
Inventor
Mitsunari Ooya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP23364483A priority Critical patent/JPS60126924A/en
Publication of JPS60126924A publication Critical patent/JPS60126924A/en
Publication of JPH0464210B2 publication Critical patent/JPH0464210B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66Digital/analogue converters
    • H03M1/74Simultaneous conversion
    • H03M1/80Simultaneous conversion using weighted impedances
    • H03M1/802Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 (発明の技術分野) この発明は、容量ラダーを使用した逐次比較型
アナログデジタル変換装置に係り、特にそのアナ
ログデジタル変換装置に使用されるフイード・バ
ツク・スイツチに関するものである。
[Detailed Description of the Invention] (Technical Field of the Invention) The present invention relates to a successive approximation type analog-to-digital converter using a capacitance ladder, and particularly to a feed back switch used in the analog-to-digital converter. be.

(技術的背景) 第1図に、従来の容量ラダー方式逐次比較型ア
ナログデジタル(以下、ADと略称する。)変換
回路を示す。
(Technical Background) Figure 1 shows a conventional capacitive ladder successive approximation analog-to-digital (hereinafter abbreviated as AD) conversion circuit.

容量を使用した逐次比較型AD変換回路は、2n
(0又は正の整数)に重みを付与された容量を、
ある基準電圧と、アナログ電位との電位差によ
り、充電し(サンプル・アンド・ホールド)、そ
の時の蓄積電荷量が変化しないことを利用して、
逐次変換して行く方式である。
A successive approximation type AD conversion circuit using capacitance is 2 n
The capacity weighted to (0 or a positive integer) is
By using the fact that charging is performed (sample-and-hold) based on the potential difference between a certain reference voltage and an analog potential, and the amount of accumulated charge at that time does not change,
This is a method of successive conversion.

この際、ある基準電位と逐次比較して行く比較
器のオフセツト電圧が変換精度に影響を与える。
このオフセツト電圧の影響を相殺するために、1
個の演算増幅器(以下、オペアンプという。)を
使用し、まず、ボルテージ・フオロアとして使用
して容量の充放電をする。次に、アナログ・スイ
ツチ(以下、フイード・バツク・スイツチとい
う。)によりフイード・バツク・ループを遮断し、
上記のオペアンプを比較器として使用し、電位の
比較を行なつている。そのため、オフセツト電圧
が発生しても、同一のオペアンプを使用している
ため、相殺された状態となり、精度の高いAD変
換を実行することかできる。
At this time, the offset voltage of the comparator that successively compares with a certain reference potential affects the conversion accuracy.
In order to cancel the effect of this offset voltage, 1
First, it uses two operational amplifiers (hereinafter referred to as operational amplifiers) as a voltage follower to charge and discharge the capacitance. Next, the feed back loop is cut off using an analog switch (hereinafter referred to as the feed back switch).
The above operational amplifier is used as a comparator to compare potentials. Therefore, even if an offset voltage occurs, since the same operational amplifier is used, it will be canceled out, making it possible to perform AD conversion with high accuracy.

しかしながら、上記の方式においては、オペア
ンプにおけるフイード・バツク・ループを遮断す
るためのフイードバツクスイツチにおけるリーク
電流が問題となる。
However, in the above system, leakage current in the feedback switch for interrupting the feedback loop in the operational amplifier poses a problem.

容量を使用したAD変換装置における場合、充
放電(サンプル・アンド・ホールド)した時にお
ける蓄積電荷量を変換終了まで維持することが精
度向上のための最重要点であり、ごく微量のリー
ク電流が変換精度に大きく影響する。
In the case of AD converters that use capacitors, maintaining the amount of accumulated charge during charging and discharging (sample-and-hold) until the end of conversion is the most important point for improving accuracy. This greatly affects conversion accuracy.

フイード・バツク・スイツチがOFFしている
状態において、フイード・バツク・スイツチの両
端にかかる電位差が大となれば、リーク電流は大
きくなる。
When the feedback switch is turned off, the leakage current increases as the potential difference across the feedback switch increases.

比較器としてオペアンプを使用した時における
オペアンプの出力レベルは電源電圧と接地(グラ
ウンド)との間で変化する。それに対し、比較器
としてオペアンプを使用した時におけるオペアン
プの容量側における入力レベルは、充放電(サン
プル・アンド・ホールド)した時におけるアナロ
グ電位レベルにより決定されるため、その入力レ
ベルが各々最大と最小の場合において、フイー
ド・バツク・スイツチの両端における電位差は最
大となる。そのため、従来のAD変換回路におい
ては、AD変換回路のアナログ入力レベルに対応
したリーク電流が流れ出し、充放電された蓄積電
荷量が変化し、変換精度が劣化するという欠点が
認められた。
When an operational amplifier is used as a comparator, the output level of the operational amplifier changes between the power supply voltage and ground. On the other hand, when an operational amplifier is used as a comparator, the input level on the capacitor side of the operational amplifier is determined by the analog potential level during charging and discharging (sample and hold), so the input level is the maximum and minimum, respectively. In the case of , the potential difference across the feedback switch is maximum. Therefore, in conventional AD conversion circuits, a leakage current corresponding to the analog input level of the AD conversion circuit begins to flow, changing the amount of stored charge that is charged and discharged, and deteriorating conversion accuracy.

(発明の目的) この発明の目的は、従来のAD変換回路に認め
られた上記の欠点を除去するためになされたもの
であり、蓄積電荷量の変化、即ち、電流リークを
防止し、変換精度の良好であるAD変換装置を提
供することにある。
(Objective of the Invention) The object of the present invention was to eliminate the above-mentioned drawbacks observed in conventional AD conversion circuits, and to prevent changes in the amount of accumulated charge, that is, current leakage, and to improve conversion accuracy. The object of the present invention is to provide an AD conversion device with good performance.

(発明の概要) この発明は、オペアンプにおけるフイード・バ
ツク・スイツチを複数個使用し、容量ラダー(第
1の容量ラダー回路)端部に最も近接している第
1のフイード・バツク・スイツチSW6が遮断さ
れた状態のとき、この第1のフイード・バツク・
スイツチの両端における電位差をなくすことによ
り、蓄積された電荷のリークを防止することを特
徴とする。
(Summary of the Invention) This invention uses a plurality of feed back switches in an operational amplifier, and the first feed back switch SW6 closest to the end of the capacitance ladder (first capacitance ladder circuit) When in the cut-off state, this first feed back
A feature of this switch is that it prevents leakage of accumulated charges by eliminating the potential difference between both ends of the switch.

(発明の作用) この発明は、容量ラダー群に蓄積された電荷を
基準電圧と比較する際に、容量ラダー群に蓄積さ
れた電荷が外部へリークしないような構成とした
ものである。
(Function of the Invention) The present invention is configured to prevent the charges accumulated in the capacitive ladder group from leaking to the outside when comparing the charges accumulated in the capacitive ladder group with a reference voltage.

オペアンプを使用した逐次比較型AD変換回路
は、オペアンプのオフセツト電圧の影響を相殺す
るために、オペアンプをポルテージ・フオロアと
比較器とを兼用させて使用している。ここで問題
となるのは、オペアンプを比較器として使用した
場合である。即ち、オペアンプの出力端子には、
電源電圧または接地電圧が交互に現われるのに対
して、反転入力端子には、電源電圧と接地電圧と
の範囲内で規定されたアナログ信号電圧に応じた
電圧が現われる。従つて、オペアンプの出力端子
と反転入力端子間には常に電位差が生じ(逐次変
換動作の初期において特に顕著である。)、特にア
ナログ信号電圧が最大と最小の時に、その電位差
は最大となる。よつて、第1図のスイツチSW6
の両端に大きな電位差が生じ、スイツチSW6を
介して容量ラダーの電荷が外部へリークするので
ある。
A successive approximation type AD conversion circuit using an operational amplifier uses the operational amplifier as both a portage follower and a comparator in order to cancel out the influence of the operational amplifier's offset voltage. The problem here is when an operational amplifier is used as a comparator. In other words, at the output terminal of the operational amplifier,
While the power supply voltage or the ground voltage appears alternately, a voltage corresponding to an analog signal voltage defined within the range of the power supply voltage and the ground voltage appears at the inverting input terminal. Therefore, a potential difference always occurs between the output terminal and the inverting input terminal of the operational amplifier (this is particularly noticeable at the beginning of the successive conversion operation), and the potential difference is particularly maximum when the analog signal voltage is at its maximum and minimum. Therefore, switch SW6 in Figure 1
A large potential difference occurs between both ends of the capacitor, and the charge in the capacitor ladder leaks to the outside via the switch SW6.

そこで、本発明は、オペアンプを比較器として
使用するときに、スイツチSW6の両端に現われ
る電圧を等しくすれば、このリークは生じないで
あろうという思想のもとに構成されたものであ
る。即ち、第1のフイード・バツク・スイツチ
SW6の他端(オペアンプの出力端子側)をオペ
アンプの出力端子に生じる大きな電位変化の影響
を受けないように第2のフイールド・バツク・ス
イツチSW7によつて電気的に絶縁し、さらに
SW6の他端に、SW6の一端(オペアンプの反
転入力端子)に現われる電圧と等しい電圧を供給
する容量ラダー群(第1の容量ラダー群)と同一
の容量比で重み付けされた第2の容量ラダー群を
接続したものである。このような構成をとること
により、オペアンプの出力端子が電源電圧と接地
電圧との間をフルスイングしても、SW6にリー
クは生じないので、容量ラダー回路の電荷が外部
へリークせず維持される。
Therefore, the present invention is constructed based on the idea that this leakage will not occur if the voltages appearing across the switch SW6 are made equal when the operational amplifier is used as a comparator. That is, the first feed back switch
The other end of SW6 (output terminal side of the operational amplifier) is electrically insulated by a second field back switch SW7 so as not to be affected by large potential changes occurring at the output terminal of the operational amplifier, and further
At the other end of SW6, a second capacitance ladder weighted with the same capacitance ratio as the capacitance ladder group (first capacitance ladder group) that supplies a voltage equal to the voltage appearing at one end of SW6 (the inverting input terminal of the operational amplifier). It is a connection of groups. With this configuration, even if the output terminal of the operational amplifier makes a full swing between the power supply voltage and the ground voltage, no leakage occurs in SW6, so the charge in the capacitive ladder circuit is maintained without leaking to the outside. Ru.

ここで、フルスイングしているオペアンプの出
力端子に生じる大きな電位変化の影響により、
SW7にリークが生じてこのSW7を通して第2
の容量ラダー群の電荷が多少逃げてしまい、SW
6の他端の電圧が多少変動してしまう。しかし、
SW6の他端の電圧は、オペアンプの出力端子の
ように大きく変動することはなく、第2の容量ラ
ダー群の一端(SW6の他端)から供給された電
圧がわずかに変動するだけである。従つて、SW
6の一端と他端間には、SW6にリークが生じる
ほどの大きな電位差は生じないので、第1の容量
ラダー群の電荷は保持される。また、この一連の
動作において、上述のようにSW7にリークが生
じることによつて第2の容量ラダー群の電荷が多
少逃げてしまうが、この第2の容量ラダー群の役
割りは、第1の容量ラダー群が逐次変換動作を行
なつているときにSW6にリークが生じない程度
の電圧をSW6の他端に供給するというものであ
り、実際に変換動作を行なう第1の容量ラダー群
の電荷は逃げないので何ら問題はない。
Here, due to the influence of the large potential change that occurs at the output terminal of the operational amplifier that is in full swing,
A leak occurs in SW7 and the second
Some charge from the capacitance ladder group escapes, and SW
The voltage at the other end of 6 fluctuates somewhat. but,
The voltage at the other end of SW6 does not fluctuate greatly like the output terminal of the operational amplifier, and only the voltage supplied from one end of the second capacitance ladder group (the other end of SW6) fluctuates slightly. Therefore, SW
Since a potential difference large enough to cause leakage to SW 6 does not occur between one end and the other end of SW 6, the charge in the first capacitor ladder group is held. In addition, in this series of operations, as mentioned above, due to leakage occurring in SW7, some of the charge in the second capacitance ladder group escapes, but the role of this second capacitance ladder group is When the first capacitor ladder group performs successive conversion operation, a voltage that does not cause leakage to SW6 is supplied to the other end of SW6. There is no problem because the charge does not escape.

(発明の実施例) 以下、この発明の実施例を添付の図面を引用し
て説明する。第2図は、この発明による第1の実
施例を示す回路図である。図において、オペアン
プにおける反転入力端子には、23C0、22C0
21C0、20C0、20C0、と各々重みが付与された第1
の容量群が接続され、上記第1の容量群の他端に
は、スイツチSW5におけるA端子側と、基準電
圧VR側を切換えるスイツチSW1〜SW4とが接
続されている。ただし、最下位ビツトである20C0
のいずれか1個は、いずれのスイツチをも介さ
ず、直接スイツチSW5におけるA端子に接続さ
れている。また、オペアンプにおける非反転入力
端子には基準電圧VRの1/2に相当する電位が印加
してある。オペアンプにおける出力端子は、電界
効果トランジスタである2個のスイツチSW6,
SW7を介して、オペアンプにおける反転入力端
子に接続され、2個のスイツチSW6,SW7は、
端子3に印加される電圧により同時にON、OFF
の制御を実行する。
(Embodiments of the invention) Examples of the invention will be described below with reference to the accompanying drawings. FIG. 2 is a circuit diagram showing a first embodiment of the present invention. In the figure, the inverting input terminal of the operational amplifier has 2 3 C 0 , 2 2 C 0 ,
2 1 C 0 , 2 0 C 0 , 2 0 C 0 , and the first
The other end of the first capacitor group is connected to the switches SW1 to SW4 that switch between the A terminal side of the switch SW5 and the reference voltage VR side. However, the least significant bit, 2 0 C 0
Any one of them is directly connected to the A terminal of the switch SW5 without going through any switch. Further, a potential corresponding to 1/2 of the reference voltage V R is applied to the non-inverting input terminal of the operational amplifier. The output terminals of the operational amplifier are two switches SW6, which are field effect transistors.
The two switches SW6 and SW7 are connected to the inverting input terminal of the operational amplifier via SW7.
Simultaneously turns on and off depending on the voltage applied to terminal 3
control.

スイツチSW6とスイツチSW7との間には、
第1の容量群と同一の容量比により重みを付与さ
れた第2の容量群23C1、22C1、21C1、20C1、20C1
が接続され、その第2の容量群の他端には第1の
容量群と同様に、スイツチSW5におけるA端子
側と基準電圧VR側とを切換えるスイツチSW8〜
SW11が接続され、最下位ビツトである20C1
1個は、スイツチSW5におけるA端子に接続さ
れている。なお、スイツチSW5はアナログ入力
端子VINと接地(グラウンド)とを切換えるスイ
ツチである。また、オペアンプにおける出力端子
は、スイツチSW7の一端に接続されていると同
時に端子2を介して、比較結果のラツチ及び各ス
イツチ群の制御回路に接続されている。
Between switch SW6 and switch SW7,
A second capacitance group weighted by the same capacitance ratio as the first capacitance group 2 3 C 1 , 2 2 C 1 , 2 1 C 1 , 2 0 C 1 , 2 0 C 1
is connected to the other end of the second capacitor group, and similarly to the first capacitor group, switches SW8 to SW5 are connected to switch SW5 to switch between the A terminal side and the reference voltage V R side.
SW11 is connected, and one of the least significant bits, 20C1 , is connected to the A terminal of switch SW5. Note that the switch SW5 is a switch for switching between the analog input terminal V IN and the ground. Further, the output terminal of the operational amplifier is connected to one end of the switch SW7, and at the same time, via the terminal 2, to a comparison result latch and a control circuit of each switch group.

次に、AD変換回路の動作について説明する。 Next, the operation of the AD conversion circuit will be explained.

まず、スイツチSW5をアナログ入力端子VIN
に接続し、第1及び第2の各々の容量群にアナロ
グ入力レベルを印加するため各々の容量群に接続
されているSW1〜SW4,SW8〜SW11をア
ナログ入力端子VIN側に接続する。その時、スイ
ツチSW6,SW7は導通状態にし、オペアンプ
はボルテージフオロアとして機能し、各々の容量
群は1/2VR〔V〕とアナログ入力電圧VIN〔V〕と
の電位差により充放電される。
First, connect switch SW5 to analog input terminal V IN
SW1 to SW4 and SW8 to SW11 connected to each capacitor group are connected to the analog input terminal V IN side in order to apply an analog input level to each of the first and second capacitor groups. At that time, the switches SW6 and SW7 are rendered conductive, the operational amplifier functions as a voltage follower, and each capacitor group is charged and discharged by the potential difference between 1/2V R [V] and the analog input voltage V IN [V].

各々の容量群を充放電した後、スイツチSW
6、スイツチSW7を遮断し、スイツチSW5を
接地(グラウンド)側に接続し、回路は保持(ホ
ールド)状態に入る。
After charging and discharging each capacitor group, switch SW
6. Cut off switch SW7, connect switch SW5 to the ground side, and the circuit enters the hold state.

続いて、最上位ビツトの比較を実行するため、
スイツチSW1を切換え23C0におけるスイツチ側
端子を基準電圧VRに接続する。このとき、第1
の容量群の中において、電荷が移動し、そのた
め、オペアンプにおける反転入力端子の電位が変
化し、その電位と基準電圧VRの1/2の電位〔1/2
VR〕とを比較し、最上位ビツト(MSB)が決定
され、比較器として使用しているオペアンプにお
ける出力端子から出力する信号が“HIGH”レベ
ルならば、スイツチSW1を基準電圧VRの端子側
に接続し、“LOW”レベルならば、スイツチSW
1を接地(グラウンド)側に接続する。以下、同
様に、第2ビツト、第3ビツトと逐次比較しスイ
ツチSW1〜スイツチSW4のスイツチ状態を決
定する。この状態がデジタル変換出力となりAD
変換の一連の回路動作が終了する。
Then, to perform a most significant bit comparison,
Switch SW1 and connect the switch side terminal at 2 3 C 0 to the reference voltage VR . At this time, the first
Charge moves within the capacitance group, and as a result, the potential of the inverting input terminal of the operational amplifier changes, and that potential and the potential of 1/2 of the reference voltage V R [1/2
V R ], the most significant bit (MSB) is determined, and if the signal output from the output terminal of the operational amplifier used as a comparator is at “HIGH” level, switch SW1 is connected to the reference voltage V R terminal. side, and if it is “LOW” level, switch SW
Connect 1 to the ground side. Thereafter, similarly, the second and third bits are successively compared to determine the switch states of switches SW1 to SW4. This state becomes the digital conversion output and AD
A series of circuit operations for conversion is completed.

以上の変換動作をするには比較器として機能す
るオペアンプからの出力結果を端子2から入力
し、第1の容量群に接続しているスイツチSW1
〜スイツチSW4をON、OFFする制御信号1B
〜4Bを作り出しているが、この制御信号を第2
の容量群にも同様に入力し、スイツチSW6とス
イツチSW7との間の電位を比較器として機能す
るオペアンプにおける反転入力端子における電位
に近づける。換言すれば、スイツチSW6の両端
における差を減少させることである。第2の容量
群におけるスイツチSW8〜スイツチSW11の
制御信号1B〜4Bは各々の第1の容量群におけ
るスイツチSW1〜スイツチSW4に入力される
信号と同一であり、重みとして付与された23
22、21、20に各々対応する容量が第1及び第2の
容量群とも同様に基準電圧VRと接地(グラウン
ド)との間に接続、切換が実行される。
To perform the above conversion operation, input the output result from the operational amplifier that functions as a comparator from terminal 2, and switch SW1 connected to the first capacitor group.
~Control signal 1B that turns switch SW4 ON and OFF
~4B is generated, but this control signal is
is similarly input to the capacitance group, and the potential between switch SW6 and switch SW7 is brought close to the potential at the inverting input terminal of the operational amplifier functioning as a comparator. In other words, the difference between both ends of switch SW6 is reduced. The control signals 1B to 4B of the switches SW8 to SW11 in the second capacitance group are the same as the signals input to the switches SW1 to SW4 in each of the first capacitance groups, and are given as weights 2 3 ,
The capacitors corresponding to 2 2 , 2 1 , and 2 0 are connected and switched between the reference voltage V R and the ground in the same way as in the first and second capacitor groups.

上述の理由によりC0の容量ラダー端に最も近
接する第1のスイツチSW6が遮断された状態で
ある時、第1のスイツチSW6の両端における電
位差をほぼ零にすることができる。
For the above-mentioned reason, when the first switch SW6 closest to the end of the capacitance ladder of C 0 is in the cut-off state, the potential difference between both ends of the first switch SW6 can be made almost zero.

また、各容量群ともその重みが付与される比が
等しければよいため、各容量群の絶対値を等しく
する必要はなく、第2図における単位容量をC1
とする第2の容量群は、単位容量をC0とする第
1の容量群より小さいパタン面積により設計する
ことが可能となる。
Furthermore, since it is sufficient that the weights are given to each capacity group at the same ratio, it is not necessary to make the absolute values of each capacity group equal, and the unit capacity in Fig. 2 is C 1
It is possible to design the second capacitor group with a smaller pattern area than the first capacitor group with a unit capacitance of C 0 .

単位容量の面積は、ノイズ・マージン等に対す
る精度等からの制約により縮小化、小型化するに
は限界が存在するため、第1の容量群における容
量値の設定には、十分考慮する必要がある。しか
しこの発明による第2の容量群における容量値の
設定においては、第1の容量群における容量値の
設定に比較し、精度に与える影響が少ないため、
低い精度により容量値を設定できる。なぜなら
ば、第2の容量群は蓄積電荷量を用いてAD変換
する目的において使用するものではなく、オペア
ンプにおけるフイード・バツク・スイツチの両端
の単位差を減少させるためのものであるから、そ
れゆえ、第2の容量群における単位容量値は、第
1の容量群における単位容量値と同一である必要
はなく、重みが付与された容量の比が等しけれ
ば、第1の容量群における単位容量値よりも小さ
い容量値に設定し、パタン面積を小にできる。
There is a limit to the area of unit capacitance that can be reduced or miniaturized due to constraints such as noise margin, precision, etc., so sufficient consideration must be given when setting the capacitance value in the first capacitance group. . However, in setting the capacitance value in the second capacitance group according to the present invention, compared to setting the capacitance value in the first capacitance group, there is less influence on accuracy.
The capacitance value can be set with low precision. This is because the second capacitor group is not used for the purpose of AD conversion using the accumulated charge amount, but is used to reduce the unit difference between both ends of the feedback switch in the operational amplifier. , the unit capacitance value in the second capacitance group does not need to be the same as the unit capacitance value in the first capacitance group, and if the ratio of the weighted capacitances is equal, the unit capacitance value in the first capacitance group By setting the capacitance value smaller than , the pattern area can be reduced.

第3図はこの発明における第2の実施例を示す
回路図である。この第3図において、スイツチ
SW4とSW11は、アナログ入力端子VINと接地
(グラウンド)とに切換えるスイツチSW5の共
通例と基準電圧VRの1/2の電位〔1/2VR〕との切
換スイツチであり、このような接続によりこの第
2の実施例ではラダー容量を半減させている。そ
の他は第2図の第1の実施例と全く同一である。
FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In this figure 3, the switch
SW4 and SW11 are switches for switching between the common example of switch SW5, which switches between the analog input terminal V IN and ground (ground), and a potential [1/2V R ] that is 1/2 of the reference voltage VR . The connection reduces the ladder capacity by half in this second embodiment. The rest is completely the same as the first embodiment shown in FIG.

(発明の効果) この発明は、以上説明したようにオペアンプに
接続されたフイード・バツク・スイツチの容量ラ
ダー端に最も近接している第1のスイツチが遮断
された状態の時、第1のスイツチの容量ラダー端
に接続されている端子の反対側の端子電圧を別の
電圧発生源(同様の重みを付与した容量群により
構成される。)から印加することにより第1のス
イツチの両端における電位差を減少させ、第1の
スイツチが遮断している時におけるリーク電流を
最小限に抑制することが可能となり、高い精度に
よるAD変換回路を得ることが可能となるという
優れた利点がある。
(Effects of the Invention) As explained above, the present invention provides that when the first switch closest to the capacitance ladder end of the feedback switch connected to the operational amplifier is cut off, the first switch By applying the voltage to the terminal opposite to the terminal connected to the end of the capacitor ladder from another voltage source (consisting of a group of capacitors with similar weights), the potential difference across the first switch is increased. This has the excellent advantage that it is possible to minimize the leakage current when the first switch is cut off, and it is possible to obtain an AD conversion circuit with high accuracy.

半導体集積回路の場合、この第1のスイツチの
リーク電流を減少させるには、スイツチのパタ
ーン面積を小にする。スイツチのスレシヨルド
(しきい値)電圧を高くする。そのため、例えば
ゲート酸化膜下における不純物濃度を低下させ
る。などの方法が考えられるが、の方法とも
スイツチの抵抗成分が大となるため、容量群に充
放電する際、長い時間が必要とされるため、高速
のAD変換ができない。オペアンプにおけるオフ
セツト電圧が大となる等の欠点があるため良策と
はいいがたい。しかし、この発明においては、フ
イード・バツク・スイツチ自体には変更加工する
ことなしに、また不純物濃度を制御するというプ
ロセス的な対策も施すことなしに、第1のスイツ
チにおけるリーク電流を最小限に抑制可能である
という利点がある。
In the case of a semiconductor integrated circuit, in order to reduce the leakage current of this first switch, the pattern area of the switch is reduced. Increase the switch threshold voltage. Therefore, for example, the impurity concentration under the gate oxide film is reduced. Methods such as the following are possible, but since the resistance component of the switch becomes large in both methods, a long time is required to charge and discharge the capacitor group, and high-speed AD conversion cannot be performed. This is not a good idea because it has drawbacks such as a large offset voltage in the operational amplifier. However, in this invention, the leakage current in the first switch can be minimized without modifying the feedback switch itself or taking process measures to control the impurity concentration. It has the advantage of being suppressable.

AD変換における分解能が大になればなるほ
ど、その変換精度を上昇させるための条件は厳格
になり、充放電(サンプル・アンド・ホールド)
された蓄積電荷量のリーク量が変換精度に与える
影響は増大する。換言すれば、このリーク量によ
り変換精度が決定される。容量ラダーを使用した
AD変換回路の場合、第1図に示すような構成に
よりオフセツト電圧をカツトすることを目的とし
ているため、容量の蓄積電荷量のリーク経路とし
ては、このフイード・バツク・スイツチ部分及び
基板へのものがほとんどである。この発明により
フイードバツクスイツチのリーク電流を最小限に
抑制可能であるという優れた効果を奏するもので
ある。
As the resolution in AD conversion increases, the conditions for increasing the conversion accuracy become stricter.
The influence of the amount of leakage of the stored charge amount on the conversion accuracy increases. In other words, the conversion accuracy is determined by this leakage amount. using a capacity ladder
In the case of an AD conversion circuit, the purpose is to cut offset voltage using the configuration shown in Figure 1, so the leakage path for the amount of charge stored in the capacitor is the feed back switch portion and the substrate. Most of them are. This invention provides an excellent effect in that the leakage current of the feedback switch can be suppressed to a minimum.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、従来の容量ラダー方式逐次比較型
AD変換装置の回路を示す回路図、第2図及び第
3図は、この発明の実施例による容量ラダー方式
逐次比較型AD変換装置の回路を示す回路図であ
る。 1,2,3……端子、R……抵抗、SW1〜
SW11……スイツチ。
Figure 1 shows the conventional capacitance ladder method successive approximation type
FIGS. 2 and 3 are circuit diagrams showing a circuit of an AD converter. FIGS. 2 and 3 are circuit diagrams showing a circuit of a capacitive ladder type successive approximation AD converter according to an embodiment of the present invention. 1, 2, 3...terminal, R...resistance, SW1~
SW11...Switch.

Claims (1)

【特許請求の範囲】 1 単位容量とこの単位容量に対して2n-1倍(こ
こで、nは自然数)の容量比で重み付けされた複
数のコンデンサからなり、各コンデンサの一端が
共通に接続された容量ラダー回路と、 アナログ信号電圧レベルおよび接地電圧レベル
を選択的に出力する第1のスイツチと、 前記単位容量を除く前記コンデンサの各他端に
各々接続されかつ、前記コンデンサの各他端に前
記第1のスイツチから出力された電圧レベルまた
は第1基準電圧レベルを選択的に伝達する複数の
スイツチから構成された第2のスイツチ群と、 反転入力端子、非反転入力端子および出力端子
を有し、前記反転入力端子が前記コンデンサ群の
一端に接続され、前記非反転入力端子が第2の基
準電圧源に接続されたオペアンプと、 前記オペアンプの出力に応答して、前記第2の
スイツチ群の各スイツチを切り換えるための切り
換え信号を出力するスイツチ切り換え回路と、 一端と他端を有し、該一端が前記コンデンサ群
の一端に接続され、該他端が第4のスイツチの一
端に接続された第3のスイツチと、 一端と他端を有し、該一端が前記第3のスイツ
チの他端に接続され、該他端が前記オペアンプの
出力端子に接続された第4のスイツチと、 前記第3のスイツチの他端に接続され、前記コ
ンデンサ群の一端に現われる電圧レベルに等しい
電圧レベルを該第3のスイツチの他端に供給する
電圧供給手段と、 から構成され、前記第1のスイツチが前記アナロ
グ信号電圧レベルを出力している第1の期間にお
いて、前記第3および第4のスイツチをオンし、
前記第1のスイツチが前記接地電圧レベルを出力
している第2の期間において、前記第3および第
4のスイツチをオフするとともに前記切り換え信
号を受けて変化した前記第2のスイツチの状態を
検知することによつて前記アナログ信号電圧レベ
ルのデジタル変換出力を得ることを特徴とする容
量ラダー方式アナログデジタル変換装置。
[Claims] 1 Consists of a unit capacitance and a plurality of capacitors weighted by a capacitance ratio of 2 n-1 times (where n is a natural number) the unit capacitance, one end of each capacitor being connected in common. a first switch that selectively outputs an analog signal voltage level and a ground voltage level; and a first switch connected to each other end of the capacitor except for the unit capacitance, and a first switch that selectively outputs an analog signal voltage level and a ground voltage level; a second switch group consisting of a plurality of switches that selectively transmit the voltage level output from the first switch or the first reference voltage level; and an inverting input terminal, a non-inverting input terminal, and an output terminal. an operational amplifier having the inverting input terminal connected to one end of the capacitor group and the non-inverting input terminal connected to a second reference voltage source; and in response to the output of the operational amplifier, the second switch a switch switching circuit that outputs a switching signal for switching each switch in the group; and a switch switching circuit having one end and the other end, the one end being connected to one end of the capacitor group, and the other end being connected to one end of a fourth switch. a fourth switch having one end and the other end, the one end being connected to the other end of the third switch, and the other end being connected to the output terminal of the operational amplifier; voltage supply means connected to the other end of the third switch and supplying the other end of the third switch with a voltage level equal to the voltage level appearing at one end of the capacitor group; turning on the third and fourth switches during a first period in which the switch is outputting the analog signal voltage level;
During a second period in which the first switch is outputting the ground voltage level, turn off the third and fourth switches and detect the state of the second switch that has changed in response to the switching signal. A capacitive ladder type analog-to-digital converter, characterized in that a digital conversion output of the analog signal voltage level is obtained by performing the following steps.
JP23364483A 1983-12-13 1983-12-13 Capacity ladder type analog digital converting device Granted JPS60126924A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23364483A JPS60126924A (en) 1983-12-13 1983-12-13 Capacity ladder type analog digital converting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23364483A JPS60126924A (en) 1983-12-13 1983-12-13 Capacity ladder type analog digital converting device

Publications (2)

Publication Number Publication Date
JPS60126924A JPS60126924A (en) 1985-07-06
JPH0464210B2 true JPH0464210B2 (en) 1992-10-14

Family

ID=16958268

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23364483A Granted JPS60126924A (en) 1983-12-13 1983-12-13 Capacity ladder type analog digital converting device

Country Status (1)

Country Link
JP (1) JPS60126924A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6749638B2 (en) * 2016-10-12 2020-09-02 国立大学法人東北大学 Successive approximation type AD converter

Also Published As

Publication number Publication date
JPS60126924A (en) 1985-07-06

Similar Documents

Publication Publication Date Title
JP2744021B2 (en) Differential analog-to-digital converter and analog-to-digital conversion method
US4568917A (en) Capacitive digital to analog converter which can be trimmed up and down
US7903018B2 (en) Analog/digital converter assembly and corresponding method
US5500612A (en) Constant impedance sampling switch for an analog to digital converter
JPS59132231A (en) Analog-digital converter
JPH06152420A (en) A/d converter
US5471208A (en) Reference ladder auto-calibration circuit for an analog to digital converter
US20230314495A1 (en) Capacitance measurement circuit
JPH0566774B2 (en)
JP3088848B2 (en) Dielectric relaxation correction circuit for charge redistribution A / D converter
JP2577387B2 (en) Successive approximation AD converter
US5397936A (en) Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters
US5055847A (en) Differential sensing current-steering analog-to-digital converter
US6404376B1 (en) Capacitor array having reduced voltage coefficient induced non-linearities
US7030791B2 (en) A/D conversion device having input level shift and output correction function
US4381496A (en) Analog to digital converter
JPS62258521A (en) Analog-digital converter
US4517551A (en) Digital to analog converter circuit
JP2000031824A (en) Offset cancel comparator for a/d converter
JPS61126823A (en) Analog-digital converter
US7737774B2 (en) Electronic circuit with compensation of intrinsic offset of differential pairs
JPS6011491B2 (en) AD conversion circuit
JPH0464210B2 (en)
JP3896717B2 (en) Successive comparison A / D converter
JP3059263B2 (en) Analog-to-digital converter