JPH0464210B2 - - Google Patents
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- JPH0464210B2 JPH0464210B2 JP23364483A JP23364483A JPH0464210B2 JP H0464210 B2 JPH0464210 B2 JP H0464210B2 JP 23364483 A JP23364483 A JP 23364483A JP 23364483 A JP23364483 A JP 23364483A JP H0464210 B2 JPH0464210 B2 JP H0464210B2
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- switch
- voltage level
- operational amplifier
- group
- capacitance
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
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- H—ELECTRICITY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
-
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- H03M1/66—Digital/analogue converters
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- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、容量ラダーを使用した逐次比較型
アナログデジタル変換装置に係り、特にそのアナ
ログデジタル変換装置に使用されるフイード・バ
ツク・スイツチに関するものである。
アナログデジタル変換装置に係り、特にそのアナ
ログデジタル変換装置に使用されるフイード・バ
ツク・スイツチに関するものである。
（技術的背景）
第１図に、従来の容量ラダー方式逐次比較型ア
ナログデジタル（以下、ADと略称する。）変換
回路を示す。
ナログデジタル（以下、ADと略称する。）変換
回路を示す。
容量を使用した逐次比較型AD変換回路は、2n
（０又は正の整数）に重みを付与された容量を、
ある基準電圧と、アナログ電位との電位差によ
り、充電し（サンプル・アンド・ホールド）、そ
の時の蓄積電荷量が変化しないことを利用して、
逐次変換して行く方式である。
（０又は正の整数）に重みを付与された容量を、
ある基準電圧と、アナログ電位との電位差によ
り、充電し（サンプル・アンド・ホールド）、そ
の時の蓄積電荷量が変化しないことを利用して、
逐次変換して行く方式である。
この際、ある基準電位と逐次比較して行く比較
器のオフセツト電圧が変換精度に影響を与える。
このオフセツト電圧の影響を相殺するために、１
個の演算増幅器（以下、オペアンプという。）を
使用し、まず、ボルテージ・フオロアとして使用
して容量の充放電をする。次に、アナログ・スイ
ツチ（以下、フイード・バツク・スイツチとい
う。）によりフイード・バツク・ループを遮断し、
上記のオペアンプを比較器として使用し、電位の
比較を行なつている。そのため、オフセツト電圧
が発生しても、同一のオペアンプを使用している
ため、相殺された状態となり、精度の高いAD変
換を実行することかできる。
器のオフセツト電圧が変換精度に影響を与える。
このオフセツト電圧の影響を相殺するために、１
個の演算増幅器（以下、オペアンプという。）を
使用し、まず、ボルテージ・フオロアとして使用
して容量の充放電をする。次に、アナログ・スイ
ツチ（以下、フイード・バツク・スイツチとい
う。）によりフイード・バツク・ループを遮断し、
上記のオペアンプを比較器として使用し、電位の
比較を行なつている。そのため、オフセツト電圧
が発生しても、同一のオペアンプを使用している
ため、相殺された状態となり、精度の高いAD変
換を実行することかできる。
しかしながら、上記の方式においては、オペア
ンプにおけるフイード・バツク・ループを遮断す
るためのフイードバツクスイツチにおけるリーク
電流が問題となる。
ンプにおけるフイード・バツク・ループを遮断す
るためのフイードバツクスイツチにおけるリーク
電流が問題となる。
容量を使用したAD変換装置における場合、充
放電（サンプル・アンド・ホールド）した時にお
ける蓄積電荷量を変換終了まで維持することが精
度向上のための最重要点であり、ごく微量のリー
ク電流が変換精度に大きく影響する。
放電（サンプル・アンド・ホールド）した時にお
ける蓄積電荷量を変換終了まで維持することが精
度向上のための最重要点であり、ごく微量のリー
ク電流が変換精度に大きく影響する。
フイード・バツク・スイツチがOFFしている
状態において、フイード・バツク・スイツチの両
端にかかる電位差が大となれば、リーク電流は大
きくなる。
状態において、フイード・バツク・スイツチの両
端にかかる電位差が大となれば、リーク電流は大
きくなる。
比較器としてオペアンプを使用した時における
オペアンプの出力レベルは電源電圧と接地（グラ
ウンド）との間で変化する。それに対し、比較器
としてオペアンプを使用した時におけるオペアン
プの容量側における入力レベルは、充放電（サン
プル・アンド・ホールド）した時におけるアナロ
グ電位レベルにより決定されるため、その入力レ
ベルが各々最大と最小の場合において、フイー
ド・バツク・スイツチの両端における電位差は最
大となる。そのため、従来のAD変換回路におい
ては、AD変換回路のアナログ入力レベルに対応
したリーク電流が流れ出し、充放電された蓄積電
荷量が変化し、変換精度が劣化するという欠点が
認められた。
オペアンプの出力レベルは電源電圧と接地（グラ
ウンド）との間で変化する。それに対し、比較器
としてオペアンプを使用した時におけるオペアン
プの容量側における入力レベルは、充放電（サン
プル・アンド・ホールド）した時におけるアナロ
グ電位レベルにより決定されるため、その入力レ
ベルが各々最大と最小の場合において、フイー
ド・バツク・スイツチの両端における電位差は最
大となる。そのため、従来のAD変換回路におい
ては、AD変換回路のアナログ入力レベルに対応
したリーク電流が流れ出し、充放電された蓄積電
荷量が変化し、変換精度が劣化するという欠点が
認められた。
（発明の目的）
この発明の目的は、従来のAD変換回路に認め
られた上記の欠点を除去するためになされたもの
であり、蓄積電荷量の変化、即ち、電流リークを
防止し、変換精度の良好であるAD変換装置を提
供することにある。
られた上記の欠点を除去するためになされたもの
であり、蓄積電荷量の変化、即ち、電流リークを
防止し、変換精度の良好であるAD変換装置を提
供することにある。
（発明の概要）
この発明は、オペアンプにおけるフイード・バ
ツク・スイツチを複数個使用し、容量ラダー（第
１の容量ラダー回路）端部に最も近接している第
１のフイード・バツク・スイツチSW６が遮断さ
れた状態のとき、この第１のフイード・バツク・
スイツチの両端における電位差をなくすことによ
り、蓄積された電荷のリークを防止することを特
徴とする。
ツク・スイツチを複数個使用し、容量ラダー（第
１の容量ラダー回路）端部に最も近接している第
１のフイード・バツク・スイツチSW６が遮断さ
れた状態のとき、この第１のフイード・バツク・
スイツチの両端における電位差をなくすことによ
り、蓄積された電荷のリークを防止することを特
徴とする。
（発明の作用）
この発明は、容量ラダー群に蓄積された電荷を
基準電圧と比較する際に、容量ラダー群に蓄積さ
れた電荷が外部へリークしないような構成とした
ものである。
基準電圧と比較する際に、容量ラダー群に蓄積さ
れた電荷が外部へリークしないような構成とした
ものである。
オペアンプを使用した逐次比較型AD変換回路
は、オペアンプのオフセツト電圧の影響を相殺す
るために、オペアンプをポルテージ・フオロアと
比較器とを兼用させて使用している。ここで問題
となるのは、オペアンプを比較器として使用した
場合である。即ち、オペアンプの出力端子には、
電源電圧または接地電圧が交互に現われるのに対
して、反転入力端子には、電源電圧と接地電圧と
の範囲内で規定されたアナログ信号電圧に応じた
電圧が現われる。従つて、オペアンプの出力端子
と反転入力端子間には常に電位差が生じ（逐次変
換動作の初期において特に顕著である。）、特にア
ナログ信号電圧が最大と最小の時に、その電位差
は最大となる。よつて、第１図のスイツチSW６
の両端に大きな電位差が生じ、スイツチSW６を
介して容量ラダーの電荷が外部へリークするので
ある。
は、オペアンプのオフセツト電圧の影響を相殺す
るために、オペアンプをポルテージ・フオロアと
比較器とを兼用させて使用している。ここで問題
となるのは、オペアンプを比較器として使用した
場合である。即ち、オペアンプの出力端子には、
電源電圧または接地電圧が交互に現われるのに対
して、反転入力端子には、電源電圧と接地電圧と
の範囲内で規定されたアナログ信号電圧に応じた
電圧が現われる。従つて、オペアンプの出力端子
と反転入力端子間には常に電位差が生じ（逐次変
換動作の初期において特に顕著である。）、特にア
ナログ信号電圧が最大と最小の時に、その電位差
は最大となる。よつて、第１図のスイツチSW６
の両端に大きな電位差が生じ、スイツチSW６を
介して容量ラダーの電荷が外部へリークするので
ある。
そこで、本発明は、オペアンプを比較器として
使用するときに、スイツチSW６の両端に現われ
る電圧を等しくすれば、このリークは生じないで
あろうという思想のもとに構成されたものであ
る。即ち、第１のフイード・バツク・スイツチ
SW６の他端（オペアンプの出力端子側）をオペ
アンプの出力端子に生じる大きな電位変化の影響
を受けないように第２のフイールド・バツク・ス
イツチSW７によつて電気的に絶縁し、さらに
SW６の他端に、SW６の一端（オペアンプの反
転入力端子）に現われる電圧と等しい電圧を供給
する容量ラダー群（第１の容量ラダー群）と同一
の容量比で重み付けされた第２の容量ラダー群を
接続したものである。このような構成をとること
により、オペアンプの出力端子が電源電圧と接地
電圧との間をフルスイングしても、SW６にリー
クは生じないので、容量ラダー回路の電荷が外部
へリークせず維持される。
使用するときに、スイツチSW６の両端に現われ
る電圧を等しくすれば、このリークは生じないで
あろうという思想のもとに構成されたものであ
る。即ち、第１のフイード・バツク・スイツチ
SW６の他端（オペアンプの出力端子側）をオペ
アンプの出力端子に生じる大きな電位変化の影響
を受けないように第２のフイールド・バツク・ス
イツチSW７によつて電気的に絶縁し、さらに
SW６の他端に、SW６の一端（オペアンプの反
転入力端子）に現われる電圧と等しい電圧を供給
する容量ラダー群（第１の容量ラダー群）と同一
の容量比で重み付けされた第２の容量ラダー群を
接続したものである。このような構成をとること
により、オペアンプの出力端子が電源電圧と接地
電圧との間をフルスイングしても、SW６にリー
クは生じないので、容量ラダー回路の電荷が外部
へリークせず維持される。
ここで、フルスイングしているオペアンプの出
力端子に生じる大きな電位変化の影響により、
SW７にリークが生じてこのSW７を通して第２
の容量ラダー群の電荷が多少逃げてしまい、SW
６の他端の電圧が多少変動してしまう。しかし、
SW６の他端の電圧は、オペアンプの出力端子の
ように大きく変動することはなく、第２の容量ラ
ダー群の一端（SW６の他端）から供給された電
圧がわずかに変動するだけである。従つて、SW
６の一端と他端間には、SW６にリークが生じる
ほどの大きな電位差は生じないので、第１の容量
ラダー群の電荷は保持される。また、この一連の
動作において、上述のようにSW７にリークが生
じることによつて第２の容量ラダー群の電荷が多
少逃げてしまうが、この第２の容量ラダー群の役
割りは、第１の容量ラダー群が逐次変換動作を行
なつているときにSW６にリークが生じない程度
の電圧をSW６の他端に供給するというものであ
り、実際に変換動作を行なう第１の容量ラダー群
の電荷は逃げないので何ら問題はない。
力端子に生じる大きな電位変化の影響により、
SW７にリークが生じてこのSW７を通して第２
の容量ラダー群の電荷が多少逃げてしまい、SW
６の他端の電圧が多少変動してしまう。しかし、
SW６の他端の電圧は、オペアンプの出力端子の
ように大きく変動することはなく、第２の容量ラ
ダー群の一端（SW６の他端）から供給された電
圧がわずかに変動するだけである。従つて、SW
６の一端と他端間には、SW６にリークが生じる
ほどの大きな電位差は生じないので、第１の容量
ラダー群の電荷は保持される。また、この一連の
動作において、上述のようにSW７にリークが生
じることによつて第２の容量ラダー群の電荷が多
少逃げてしまうが、この第２の容量ラダー群の役
割りは、第１の容量ラダー群が逐次変換動作を行
なつているときにSW６にリークが生じない程度
の電圧をSW６の他端に供給するというものであ
り、実際に変換動作を行なう第１の容量ラダー群
の電荷は逃げないので何ら問題はない。
（発明の実施例）
以下、この発明の実施例を添付の図面を引用し
て説明する。第２図は、この発明による第１の実
施例を示す回路図である。図において、オペアン
プにおける反転入力端子には、23C0、22C0、
21C0、20C0、20C0、と各々重みが付与された第１
の容量群が接続され、上記第１の容量群の他端に
は、スイツチSW５におけるＡ端子側と、基準電
圧VR側を切換えるスイツチSW１〜SW４とが接
続されている。ただし、最下位ビツトである20C0
のいずれか１個は、いずれのスイツチをも介さ
ず、直接スイツチSW５におけるＡ端子に接続さ
れている。また、オペアンプにおける非反転入力
端子には基準電圧VRの1/2に相当する電位が印加
してある。オペアンプにおける出力端子は、電界
効果トランジスタである２個のスイツチSW６，
SW７を介して、オペアンプにおける反転入力端
子に接続され、２個のスイツチSW６，SW７は、
端子３に印加される電圧により同時にON、OFF
の制御を実行する。
て説明する。第２図は、この発明による第１の実
施例を示す回路図である。図において、オペアン
プにおける反転入力端子には、23C0、22C0、
21C0、20C0、20C0、と各々重みが付与された第１
の容量群が接続され、上記第１の容量群の他端に
は、スイツチSW５におけるＡ端子側と、基準電
圧VR側を切換えるスイツチSW１〜SW４とが接
続されている。ただし、最下位ビツトである20C0
のいずれか１個は、いずれのスイツチをも介さ
ず、直接スイツチSW５におけるＡ端子に接続さ
れている。また、オペアンプにおける非反転入力
端子には基準電圧VRの1/2に相当する電位が印加
してある。オペアンプにおける出力端子は、電界
効果トランジスタである２個のスイツチSW６，
SW７を介して、オペアンプにおける反転入力端
子に接続され、２個のスイツチSW６，SW７は、
端子３に印加される電圧により同時にON、OFF
の制御を実行する。
スイツチSW６とスイツチSW７との間には、
第１の容量群と同一の容量比により重みを付与さ
れた第２の容量群23C1、22C1、21C1、20C1、20C1
が接続され、その第２の容量群の他端には第１の
容量群と同様に、スイツチSW５におけるＡ端子
側と基準電圧VR側とを切換えるスイツチSW８〜
SW１１が接続され、最下位ビツトである20C1の
１個は、スイツチSW５におけるＡ端子に接続さ
れている。なお、スイツチSW５はアナログ入力
端子VINと接地（グラウンド）とを切換えるスイ
ツチである。また、オペアンプにおける出力端子
は、スイツチSW７の一端に接続されていると同
時に端子２を介して、比較結果のラツチ及び各ス
イツチ群の制御回路に接続されている。
第１の容量群と同一の容量比により重みを付与さ
れた第２の容量群23C1、22C1、21C1、20C1、20C1
が接続され、その第２の容量群の他端には第１の
容量群と同様に、スイツチSW５におけるＡ端子
側と基準電圧VR側とを切換えるスイツチSW８〜
SW１１が接続され、最下位ビツトである20C1の
１個は、スイツチSW５におけるＡ端子に接続さ
れている。なお、スイツチSW５はアナログ入力
端子VINと接地（グラウンド）とを切換えるスイ
ツチである。また、オペアンプにおける出力端子
は、スイツチSW７の一端に接続されていると同
時に端子２を介して、比較結果のラツチ及び各ス
イツチ群の制御回路に接続されている。
次に、AD変換回路の動作について説明する。
まず、スイツチSW５をアナログ入力端子VIN
に接続し、第１及び第２の各々の容量群にアナロ
グ入力レベルを印加するため各々の容量群に接続
されているSW１〜SW４，SW８〜SW１１をア
ナログ入力端子VIN側に接続する。その時、スイ
ツチSW６，SW７は導通状態にし、オペアンプ
はボルテージフオロアとして機能し、各々の容量
群は1/2VR〔Ｖ〕とアナログ入力電圧VIN〔Ｖ〕と
の電位差により充放電される。
に接続し、第１及び第２の各々の容量群にアナロ
グ入力レベルを印加するため各々の容量群に接続
されているSW１〜SW４，SW８〜SW１１をア
ナログ入力端子VIN側に接続する。その時、スイ
ツチSW６，SW７は導通状態にし、オペアンプ
はボルテージフオロアとして機能し、各々の容量
群は1/2VR〔Ｖ〕とアナログ入力電圧VIN〔Ｖ〕と
の電位差により充放電される。
各々の容量群を充放電した後、スイツチSW
６、スイツチSW７を遮断し、スイツチSW５を
接地（グラウンド）側に接続し、回路は保持（ホ
ールド）状態に入る。
６、スイツチSW７を遮断し、スイツチSW５を
接地（グラウンド）側に接続し、回路は保持（ホ
ールド）状態に入る。
続いて、最上位ビツトの比較を実行するため、
スイツチSW１を切換え23C0におけるスイツチ側
端子を基準電圧VRに接続する。このとき、第１
の容量群の中において、電荷が移動し、そのた
め、オペアンプにおける反転入力端子の電位が変
化し、その電位と基準電圧VRの1/2の電位〔1/2
VR〕とを比較し、最上位ビツト（MSB）が決定
され、比較器として使用しているオペアンプにお
ける出力端子から出力する信号が“HIGH”レベ
ルならば、スイツチSW１を基準電圧VRの端子側
に接続し、“LOW”レベルならば、スイツチSW
１を接地（グラウンド）側に接続する。以下、同
様に、第２ビツト、第３ビツトと逐次比較しスイ
ツチSW１〜スイツチSW４のスイツチ状態を決
定する。この状態がデジタル変換出力となりAD
変換の一連の回路動作が終了する。
スイツチSW１を切換え23C0におけるスイツチ側
端子を基準電圧VRに接続する。このとき、第１
の容量群の中において、電荷が移動し、そのた
め、オペアンプにおける反転入力端子の電位が変
化し、その電位と基準電圧VRの1/2の電位〔1/2
VR〕とを比較し、最上位ビツト（MSB）が決定
され、比較器として使用しているオペアンプにお
ける出力端子から出力する信号が“HIGH”レベ
ルならば、スイツチSW１を基準電圧VRの端子側
に接続し、“LOW”レベルならば、スイツチSW
１を接地（グラウンド）側に接続する。以下、同
様に、第２ビツト、第３ビツトと逐次比較しスイ
ツチSW１〜スイツチSW４のスイツチ状態を決
定する。この状態がデジタル変換出力となりAD
変換の一連の回路動作が終了する。
以上の変換動作をするには比較器として機能す
るオペアンプからの出力結果を端子２から入力
し、第１の容量群に接続しているスイツチSW１
〜スイツチSW４をON、OFFする制御信号１Ｂ
〜４Ｂを作り出しているが、この制御信号を第２
の容量群にも同様に入力し、スイツチSW６とス
イツチSW７との間の電位を比較器として機能す
るオペアンプにおける反転入力端子における電位
に近づける。換言すれば、スイツチSW６の両端
における差を減少させることである。第２の容量
群におけるスイツチSW８〜スイツチSW１１の
制御信号１Ｂ〜４Ｂは各々の第１の容量群におけ
るスイツチSW１〜スイツチSW４に入力される
信号と同一であり、重みとして付与された23、
22、21、20に各々対応する容量が第１及び第２の
容量群とも同様に基準電圧VRと接地（グラウン
ド）との間に接続、切換が実行される。
るオペアンプからの出力結果を端子２から入力
し、第１の容量群に接続しているスイツチSW１
〜スイツチSW４をON、OFFする制御信号１Ｂ
〜４Ｂを作り出しているが、この制御信号を第２
の容量群にも同様に入力し、スイツチSW６とス
イツチSW７との間の電位を比較器として機能す
るオペアンプにおける反転入力端子における電位
に近づける。換言すれば、スイツチSW６の両端
における差を減少させることである。第２の容量
群におけるスイツチSW８〜スイツチSW１１の
制御信号１Ｂ〜４Ｂは各々の第１の容量群におけ
るスイツチSW１〜スイツチSW４に入力される
信号と同一であり、重みとして付与された23、
22、21、20に各々対応する容量が第１及び第２の
容量群とも同様に基準電圧VRと接地（グラウン
ド）との間に接続、切換が実行される。
上述の理由によりC0の容量ラダー端に最も近
接する第１のスイツチSW６が遮断された状態で
ある時、第１のスイツチSW６の両端における電
位差をほぼ零にすることができる。
接する第１のスイツチSW６が遮断された状態で
ある時、第１のスイツチSW６の両端における電
位差をほぼ零にすることができる。
また、各容量群ともその重みが付与される比が
等しければよいため、各容量群の絶対値を等しく
する必要はなく、第２図における単位容量をC1
とする第２の容量群は、単位容量をC0とする第
１の容量群より小さいパタン面積により設計する
ことが可能となる。
等しければよいため、各容量群の絶対値を等しく
する必要はなく、第２図における単位容量をC1
とする第２の容量群は、単位容量をC0とする第
１の容量群より小さいパタン面積により設計する
ことが可能となる。
単位容量の面積は、ノイズ・マージン等に対す
る精度等からの制約により縮小化、小型化するに
は限界が存在するため、第１の容量群における容
量値の設定には、十分考慮する必要がある。しか
しこの発明による第２の容量群における容量値の
設定においては、第１の容量群における容量値の
設定に比較し、精度に与える影響が少ないため、
低い精度により容量値を設定できる。なぜなら
ば、第２の容量群は蓄積電荷量を用いてAD変換
する目的において使用するものではなく、オペア
ンプにおけるフイード・バツク・スイツチの両端
の単位差を減少させるためのものであるから、そ
れゆえ、第２の容量群における単位容量値は、第
１の容量群における単位容量値と同一である必要
はなく、重みが付与された容量の比が等しけれ
ば、第１の容量群における単位容量値よりも小さ
い容量値に設定し、パタン面積を小にできる。
る精度等からの制約により縮小化、小型化するに
は限界が存在するため、第１の容量群における容
量値の設定には、十分考慮する必要がある。しか
しこの発明による第２の容量群における容量値の
設定においては、第１の容量群における容量値の
設定に比較し、精度に与える影響が少ないため、
低い精度により容量値を設定できる。なぜなら
ば、第２の容量群は蓄積電荷量を用いてAD変換
する目的において使用するものではなく、オペア
ンプにおけるフイード・バツク・スイツチの両端
の単位差を減少させるためのものであるから、そ
れゆえ、第２の容量群における単位容量値は、第
１の容量群における単位容量値と同一である必要
はなく、重みが付与された容量の比が等しけれ
ば、第１の容量群における単位容量値よりも小さ
い容量値に設定し、パタン面積を小にできる。
第３図はこの発明における第２の実施例を示す
回路図である。この第３図において、スイツチ
SW４とSW１１は、アナログ入力端子VINと接地
（グラウンド）とに切換えるスイツチSW５の共
通例と基準電圧VRの1/2の電位〔1/2VR〕との切
換スイツチであり、このような接続によりこの第
２の実施例ではラダー容量を半減させている。そ
の他は第２図の第１の実施例と全く同一である。
回路図である。この第３図において、スイツチ
SW４とSW１１は、アナログ入力端子VINと接地
（グラウンド）とに切換えるスイツチSW５の共
通例と基準電圧VRの1/2の電位〔1/2VR〕との切
換スイツチであり、このような接続によりこの第
２の実施例ではラダー容量を半減させている。そ
の他は第２図の第１の実施例と全く同一である。
（発明の効果）
この発明は、以上説明したようにオペアンプに
接続されたフイード・バツク・スイツチの容量ラ
ダー端に最も近接している第１のスイツチが遮断
された状態の時、第１のスイツチの容量ラダー端
に接続されている端子の反対側の端子電圧を別の
電圧発生源（同様の重みを付与した容量群により
構成される。）から印加することにより第１のス
イツチの両端における電位差を減少させ、第１の
スイツチが遮断している時におけるリーク電流を
最小限に抑制することが可能となり、高い精度に
よるAD変換回路を得ることが可能となるという
優れた利点がある。
接続されたフイード・バツク・スイツチの容量ラ
ダー端に最も近接している第１のスイツチが遮断
された状態の時、第１のスイツチの容量ラダー端
に接続されている端子の反対側の端子電圧を別の
電圧発生源（同様の重みを付与した容量群により
構成される。）から印加することにより第１のス
イツチの両端における電位差を減少させ、第１の
スイツチが遮断している時におけるリーク電流を
最小限に抑制することが可能となり、高い精度に
よるAD変換回路を得ることが可能となるという
優れた利点がある。
半導体集積回路の場合、この第１のスイツチの
リーク電流を減少させるには、スイツチのパタ
ーン面積を小にする。スイツチのスレシヨルド
（しきい値）電圧を高くする。そのため、例えば
ゲート酸化膜下における不純物濃度を低下させ
る。などの方法が考えられるが、の方法とも
スイツチの抵抗成分が大となるため、容量群に充
放電する際、長い時間が必要とされるため、高速
のAD変換ができない。オペアンプにおけるオフ
セツト電圧が大となる等の欠点があるため良策と
はいいがたい。しかし、この発明においては、フ
イード・バツク・スイツチ自体には変更加工する
ことなしに、また不純物濃度を制御するというプ
ロセス的な対策も施すことなしに、第１のスイツ
チにおけるリーク電流を最小限に抑制可能である
という利点がある。
リーク電流を減少させるには、スイツチのパタ
ーン面積を小にする。スイツチのスレシヨルド
（しきい値）電圧を高くする。そのため、例えば
ゲート酸化膜下における不純物濃度を低下させ
る。などの方法が考えられるが、の方法とも
スイツチの抵抗成分が大となるため、容量群に充
放電する際、長い時間が必要とされるため、高速
のAD変換ができない。オペアンプにおけるオフ
セツト電圧が大となる等の欠点があるため良策と
はいいがたい。しかし、この発明においては、フ
イード・バツク・スイツチ自体には変更加工する
ことなしに、また不純物濃度を制御するというプ
ロセス的な対策も施すことなしに、第１のスイツ
チにおけるリーク電流を最小限に抑制可能である
という利点がある。
AD変換における分解能が大になればなるほ
ど、その変換精度を上昇させるための条件は厳格
になり、充放電（サンプル・アンド・ホールド）
された蓄積電荷量のリーク量が変換精度に与える
影響は増大する。換言すれば、このリーク量によ
り変換精度が決定される。容量ラダーを使用した
AD変換回路の場合、第１図に示すような構成に
よりオフセツト電圧をカツトすることを目的とし
ているため、容量の蓄積電荷量のリーク経路とし
ては、このフイード・バツク・スイツチ部分及び
基板へのものがほとんどである。この発明により
フイードバツクスイツチのリーク電流を最小限に
抑制可能であるという優れた効果を奏するもので
ある。
ど、その変換精度を上昇させるための条件は厳格
になり、充放電（サンプル・アンド・ホールド）
された蓄積電荷量のリーク量が変換精度に与える
影響は増大する。換言すれば、このリーク量によ
り変換精度が決定される。容量ラダーを使用した
AD変換回路の場合、第１図に示すような構成に
よりオフセツト電圧をカツトすることを目的とし
ているため、容量の蓄積電荷量のリーク経路とし
ては、このフイード・バツク・スイツチ部分及び
基板へのものがほとんどである。この発明により
フイードバツクスイツチのリーク電流を最小限に
抑制可能であるという優れた効果を奏するもので
ある。
第１図は、従来の容量ラダー方式逐次比較型
AD変換装置の回路を示す回路図、第２図及び第
３図は、この発明の実施例による容量ラダー方式
逐次比較型AD変換装置の回路を示す回路図であ
る。 １，２，３……端子、Ｒ……抵抗、SW１〜
SW１１……スイツチ。
AD変換装置の回路を示す回路図、第２図及び第
３図は、この発明の実施例による容量ラダー方式
逐次比較型AD変換装置の回路を示す回路図であ
る。 １，２，３……端子、Ｒ……抵抗、SW１〜
SW１１……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 単位容量とこの単位容量に対して2n-1倍（こ
こで、ｎは自然数）の容量比で重み付けされた複
数のコンデンサからなり、各コンデンサの一端が
共通に接続された容量ラダー回路と、 アナログ信号電圧レベルおよび接地電圧レベル
を選択的に出力する第１のスイツチと、 前記単位容量を除く前記コンデンサの各他端に
各々接続されかつ、前記コンデンサの各他端に前
記第１のスイツチから出力された電圧レベルまた
は第１基準電圧レベルを選択的に伝達する複数の
スイツチから構成された第２のスイツチ群と、 反転入力端子、非反転入力端子および出力端子
を有し、前記反転入力端子が前記コンデンサ群の
一端に接続され、前記非反転入力端子が第２の基
準電圧源に接続されたオペアンプと、 前記オペアンプの出力に応答して、前記第２の
スイツチ群の各スイツチを切り換えるための切り
換え信号を出力するスイツチ切り換え回路と、 一端と他端を有し、該一端が前記コンデンサ群
の一端に接続され、該他端が第４のスイツチの一
端に接続された第３のスイツチと、 一端と他端を有し、該一端が前記第３のスイツ
チの他端に接続され、該他端が前記オペアンプの
出力端子に接続された第４のスイツチと、 前記第３のスイツチの他端に接続され、前記コ
ンデンサ群の一端に現われる電圧レベルに等しい
電圧レベルを該第３のスイツチの他端に供給する
電圧供給手段と、 から構成され、前記第１のスイツチが前記アナロ
グ信号電圧レベルを出力している第１の期間にお
いて、前記第３および第４のスイツチをオンし、
前記第１のスイツチが前記接地電圧レベルを出力
している第２の期間において、前記第３および第
４のスイツチをオフするとともに前記切り換え信
号を受けて変化した前記第２のスイツチの状態を
検知することによつて前記アナログ信号電圧レベ
ルのデジタル変換出力を得ることを特徴とする容
量ラダー方式アナログデジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364483A JPS60126924A (ja) | 1983-12-13 | 1983-12-13 | 容量ラダ−方式アナログデジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364483A JPS60126924A (ja) | 1983-12-13 | 1983-12-13 | 容量ラダ−方式アナログデジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126924A JPS60126924A (ja) | 1985-07-06 |
| JPH0464210B2 true JPH0464210B2 (ja) | 1992-10-14 |
Family
ID=16958268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23364483A Granted JPS60126924A (ja) | 1983-12-13 | 1983-12-13 | 容量ラダ−方式アナログデジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126924A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6749638B2 (ja) * | 2016-10-12 | 2020-09-02 | 国立大学法人東北大学 | 逐次比較型ａｄ変換装置 |
-
1983
- 1983-12-13 JP JP23364483A patent/JPS60126924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60126924A (ja) | 1985-07-06 |
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