JPH0466386B2 - - Google Patents
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- Publication number
- JPH0466386B2 JPH0466386B2 JP61060218A JP6021886A JPH0466386B2 JP H0466386 B2 JPH0466386 B2 JP H0466386B2 JP 61060218 A JP61060218 A JP 61060218A JP 6021886 A JP6021886 A JP 6021886A JP H0466386 B2 JPH0466386 B2 JP H0466386B2
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- JP
- Japan
- Prior art keywords
- layer
- metallized layer
- electrodes
- metal
- electrical insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度集積回路のような極めて多数の
電極を有する半導体素子を支持するためのセラミ
ツク製の半導体素子用パツケージとその製造法に
関するものである。
電極を有する半導体素子を支持するためのセラミ
ツク製の半導体素子用パツケージとその製造法に
関するものである。
（従来の技術）
半導体素子用パツケージの表面には半導体素子
の多数の電極と接続されるためのフインガパター
ンと呼ばれる極めて細い多数の線状の電極や、半
導体素子用パツケージを回路基板と接続するため
の多数の電極などが形成されており、従来はこれ
らの電極はセラミツクグリーンシート上にMo、
Ｗ等の高融点の金属を含む導電ペーストを印刷し
焼成する方法によつて形成されていた。ところが
最近の半導体素子の集積度の著しい向上に伴ない
端子数の多いものでは端子数が100個以上の多数
のものあり、しかもその全体の大きさは小型化す
る一方である。この結果電極に要求される寸法精
度は極度に高まり、セラミツクグリーンシートを
焼成する際に不可避的に生ずる不均等な焼成収縮
で要求される電極の寸法精度を満足できず、従来
法によつてはこのような集積度の高い半導体素子
のためのパツケージを製造することが困難となり
つつあつた。
の多数の電極と接続されるためのフインガパター
ンと呼ばれる極めて細い多数の線状の電極や、半
導体素子用パツケージを回路基板と接続するため
の多数の電極などが形成されており、従来はこれ
らの電極はセラミツクグリーンシート上にMo、
Ｗ等の高融点の金属を含む導電ペーストを印刷し
焼成する方法によつて形成されていた。ところが
最近の半導体素子の集積度の著しい向上に伴ない
端子数の多いものでは端子数が100個以上の多数
のものあり、しかもその全体の大きさは小型化す
る一方である。この結果電極に要求される寸法精
度は極度に高まり、セラミツクグリーンシートを
焼成する際に不可避的に生ずる不均等な焼成収縮
で要求される電極の寸法精度を満足できず、従来
法によつてはこのような集積度の高い半導体素子
のためのパツケージを製造することが困難となり
つつあつた。
（発明が解決しようとする問題点）
本発明はこのような従来の問題点を解決して、
100個を越えるような多数の電極を備えた集積度
の高い半導体素子を支持するために要求される寸
法精度を十分に満たすことができる新規な半導体
素子用パツケージとその製造法を目的として完成
されたものである。
100個を越えるような多数の電極を備えた集積度
の高い半導体素子を支持するために要求される寸
法精度を十分に満たすことができる新規な半導体
素子用パツケージとその製造法を目的として完成
されたものである。
（問題点を解決するための手段）
本発明はセラミツクシート上に焼成された電極
用メタライズ層上に、ホトエツチングにより形成
された開口部を有する感光性電気絶縁層が被覆さ
れ、この開口部内の電極用メタライズ層上にはは
んだとの親和性に優れた金属層が形成されている
ことを特徴とする半導体素子用パツケージに関す
る第１の発明と、所要部分に電極用メタライズ層
が形成されたセラミツクグリーンシートを焼成し
た後その電極用メタライズ層を含む部分の表面全
体に感光性電気絶縁層を形成し、これをホトエツ
チングして正確な位置に開口部を形成したうえ、
外部金属リードをろう付けし、その後はんだとの
親和性に優れた金属によるめつきを施して開口部
内の電極用メタライズ層上にはんだ付け用の金属
層を形成することを特徴とする半導体素子用パツ
ケージの製造法に関する第２の発明と、所要部分
に電極用メタライズ層が形成されたセラミツクグ
リーンシートを焼成したうえ端子ピンのような外
部金属リードをろう付けし、該電極用メタライズ
層を含む部分の表面全体に感光性電気絶縁層を塗
布し、その後この感光性電気絶縁層をホトエツチ
ングして正確な位置に電極用メタライズ層に連通
する開口部を形成し、その後はんだとの親和性に
優れた金属によるめつきを施して開口部内のメタ
ライズ層上にはんだ付け用の金属層を形成するこ
とを特徴とする半導体素子用パツケージの製造法
に関する第３の発明とからなるものである。
用メタライズ層上に、ホトエツチングにより形成
された開口部を有する感光性電気絶縁層が被覆さ
れ、この開口部内の電極用メタライズ層上にはは
んだとの親和性に優れた金属層が形成されている
ことを特徴とする半導体素子用パツケージに関す
る第１の発明と、所要部分に電極用メタライズ層
が形成されたセラミツクグリーンシートを焼成し
た後その電極用メタライズ層を含む部分の表面全
体に感光性電気絶縁層を形成し、これをホトエツ
チングして正確な位置に開口部を形成したうえ、
外部金属リードをろう付けし、その後はんだとの
親和性に優れた金属によるめつきを施して開口部
内の電極用メタライズ層上にはんだ付け用の金属
層を形成することを特徴とする半導体素子用パツ
ケージの製造法に関する第２の発明と、所要部分
に電極用メタライズ層が形成されたセラミツクグ
リーンシートを焼成したうえ端子ピンのような外
部金属リードをろう付けし、該電極用メタライズ
層を含む部分の表面全体に感光性電気絶縁層を塗
布し、その後この感光性電気絶縁層をホトエツチ
ングして正確な位置に電極用メタライズ層に連通
する開口部を形成し、その後はんだとの親和性に
優れた金属によるめつきを施して開口部内のメタ
ライズ層上にはんだ付け用の金属層を形成するこ
とを特徴とする半導体素子用パツケージの製造法
に関する第３の発明とからなるものである。
（実施例）
次に本発明を図示のワイヤボンデイング用タブ
タイプの実施例について詳細に説明する。
タイプの実施例について詳細に説明する。
第１図〜第４図は本願第２の発明の実施例の製
造工程を示すもので、先ず第１図に示されるよう
に従来技法により未焼成のセラミツクグリーンシ
ート１の表面に半導体素子をマウントするための
メタライズ層２と、半導体素子の多数の電極端子
とワイヤボンデイングにより接続されるフインガ
パターン状の電極用メタライズ層３とが形成さ
れ、またセラミツクグリーンシート１には各電極
用メタライズ層３と端子用のピン９とを接続する
ための導電体４が充填されたスルーホール５が透
設される。このようなセラミツクグリーンシート
１は次に常法により焼成されてセラミツクシート
１となるが、この際に焼成収縮を生じて特に電極
用メタライズ層３の寸法精度に狂いを生ずること
は従来と同様である。そこで本発明においては、
セラミツクシート１のこのような電極用メタライ
ズ層３を含む部分の表面全体に第２図のように感
光性電気絶縁層６を塗布する。この感光性電気絶
縁層６は後工程のろう付け（800℃程度）、はんだ
付け（200℃程度）、半導体素子のダイマウント
（450℃程度）等に耐えられる耐熱性を有するもの
とする必要があり、無機塗料を用いることが好ま
しい。次に感光性電気絶縁層６はホトエツチング
され、本来電極用メタライズ層があるべき正確な
位置に高精度で開口部７が形成される。このホト
エツチングはセラミツクシートの焼成収縮とは無
関係に光学的手段によつて極めて正確に行われ
る。その後必要に応じて無電解めつき及びろう付
け用のめつきを施して第３図のようにこの開口部
７内の電極用メタライズ層３、半導体素子をマウ
ントするためのメタライズ層２、スルーホール５
の下地めつき層８を形成し、次に端子用のピン９
等の外部金属リードをろう付けしたうえNi、Cu、
Au、Agのようなはんだとの親和性に優れた金属
によるめつきを施せば第４図に示されるとおり開
口部７内の電極用メタライズ層３及びメタライズ
層２にははんだ付けに適した金属層１０が形成さ
れることとなる。
造工程を示すもので、先ず第１図に示されるよう
に従来技法により未焼成のセラミツクグリーンシ
ート１の表面に半導体素子をマウントするための
メタライズ層２と、半導体素子の多数の電極端子
とワイヤボンデイングにより接続されるフインガ
パターン状の電極用メタライズ層３とが形成さ
れ、またセラミツクグリーンシート１には各電極
用メタライズ層３と端子用のピン９とを接続する
ための導電体４が充填されたスルーホール５が透
設される。このようなセラミツクグリーンシート
１は次に常法により焼成されてセラミツクシート
１となるが、この際に焼成収縮を生じて特に電極
用メタライズ層３の寸法精度に狂いを生ずること
は従来と同様である。そこで本発明においては、
セラミツクシート１のこのような電極用メタライ
ズ層３を含む部分の表面全体に第２図のように感
光性電気絶縁層６を塗布する。この感光性電気絶
縁層６は後工程のろう付け（800℃程度）、はんだ
付け（200℃程度）、半導体素子のダイマウント
（450℃程度）等に耐えられる耐熱性を有するもの
とする必要があり、無機塗料を用いることが好ま
しい。次に感光性電気絶縁層６はホトエツチング
され、本来電極用メタライズ層があるべき正確な
位置に高精度で開口部７が形成される。このホト
エツチングはセラミツクシートの焼成収縮とは無
関係に光学的手段によつて極めて正確に行われ
る。その後必要に応じて無電解めつき及びろう付
け用のめつきを施して第３図のようにこの開口部
７内の電極用メタライズ層３、半導体素子をマウ
ントするためのメタライズ層２、スルーホール５
の下地めつき層８を形成し、次に端子用のピン９
等の外部金属リードをろう付けしたうえNi、Cu、
Au、Agのようなはんだとの親和性に優れた金属
によるめつきを施せば第４図に示されるとおり開
口部７内の電極用メタライズ層３及びメタライズ
層２にははんだ付けに適した金属層１０が形成さ
れることとなる。
次に本願第３の発明の実施例を第５図〜第８図
により詳細に説明すると、先ず第５図に示される
ように従来技法により未焼成のセラミツクグリー
ンシート１の表面に半導体素子をマウントするた
めのメタライズ層２と、半導体素子の多数の電極
端子とワイヤボンデイングにより接続されるフイ
ンガパターン状の電極用メタライズ層３とが形成
され、またセラミツクグリーンシート１には各電
極用メタライズ層３と端子用のピン９とを接続す
るための導電体４が充填されたスルーホール５が
透設される。このようなセラミツクグリーンシー
ト１は次に常法により焼成されてセラミツクシー
ト１となるが、この際に焼成収縮を生じて特に電
極用メタライズ層３の寸法精度に狂いを生ずるこ
とは従来と同様である。次に第６図に示されるよ
うにセラミツクシート１の下面のスルーホール５
の部分にろう付け用のめつき層８が形成され、端
子用のピン９のような外部金属リードがろう付け
される。次にセラミツクシート１の電極用メタラ
イズ層３を含む部分の表面全体に感光性電気絶縁
層６が塗布される。この感光性電気絶縁層６は後
工程のはんだ付け工程（約200℃程度）及び半導
体素子のダイマウント工程等に耐えられる耐熱性
を有する有機塗料を用いることができる。なお、
感光性電気絶縁層６の材料として感光性ポリイミ
ド、感光性ガラス等を用い、半導体素子を囲むよ
うにすると半導体素子のアルミナセラミツクから
放散されるα線を遮蔽できる効果がある。次に感
光性電気絶縁層６は第７図に示されるようにホト
エツチングされ、本来電極用メタライズ層がある
べき正確な位置に高精度で開口部７が形成され
る。このホトエツチングはセラミツクシートの焼
成収縮とは無関係に光学的手段によつて極めて正
確に行われる。その後、Ni、Au、Agのようなは
んだとの親和性に優れた金属による仕上げめつき
を施せば、第８図に示されるように電解用メタラ
イズ層３の表面が感光性電気絶縁層６に覆われ、
この感光性電気絶縁層６の正確な位置にホトレジ
ストにより開口部７が形成されるとともに開口部
７内にはんだとの親和性に優れた金属層１０が形
成された半導体素子用パツケージが得られること
となる。
により詳細に説明すると、先ず第５図に示される
ように従来技法により未焼成のセラミツクグリー
ンシート１の表面に半導体素子をマウントするた
めのメタライズ層２と、半導体素子の多数の電極
端子とワイヤボンデイングにより接続されるフイ
ンガパターン状の電極用メタライズ層３とが形成
され、またセラミツクグリーンシート１には各電
極用メタライズ層３と端子用のピン９とを接続す
るための導電体４が充填されたスルーホール５が
透設される。このようなセラミツクグリーンシー
ト１は次に常法により焼成されてセラミツクシー
ト１となるが、この際に焼成収縮を生じて特に電
極用メタライズ層３の寸法精度に狂いを生ずるこ
とは従来と同様である。次に第６図に示されるよ
うにセラミツクシート１の下面のスルーホール５
の部分にろう付け用のめつき層８が形成され、端
子用のピン９のような外部金属リードがろう付け
される。次にセラミツクシート１の電極用メタラ
イズ層３を含む部分の表面全体に感光性電気絶縁
層６が塗布される。この感光性電気絶縁層６は後
工程のはんだ付け工程（約200℃程度）及び半導
体素子のダイマウント工程等に耐えられる耐熱性
を有する有機塗料を用いることができる。なお、
感光性電気絶縁層６の材料として感光性ポリイミ
ド、感光性ガラス等を用い、半導体素子を囲むよ
うにすると半導体素子のアルミナセラミツクから
放散されるα線を遮蔽できる効果がある。次に感
光性電気絶縁層６は第７図に示されるようにホト
エツチングされ、本来電極用メタライズ層がある
べき正確な位置に高精度で開口部７が形成され
る。このホトエツチングはセラミツクシートの焼
成収縮とは無関係に光学的手段によつて極めて正
確に行われる。その後、Ni、Au、Agのようなは
んだとの親和性に優れた金属による仕上げめつき
を施せば、第８図に示されるように電解用メタラ
イズ層３の表面が感光性電気絶縁層６に覆われ、
この感光性電気絶縁層６の正確な位置にホトレジ
ストにより開口部７が形成されるとともに開口部
７内にはんだとの親和性に優れた金属層１０が形
成された半導体素子用パツケージが得られること
となる。
（作用）
このようにして製造された半導体素子用パツケ
ージは、この開口部７内にはんだ等を流し込んで
直接半導体素子の端子又はTAB等による接続を
行わせるものであり、セラミツクグリーンシート
の焼成時に不可避的に生ずるセラミツクシート１
の焼成収縮によつて電極用メタライズ層３の寸法
精度が低下した場合にもその表面の感光性電気絶
縁層６にホトエツチングによつて正確に形成され
た開口部７を介して半導体素子の電極等との接続
を正しく行うことができる。従つて本発明によれ
ば電極数が100を越えるとうような集積度の高い
半導体素子のためのパツケージを容易に製造する
ことができる。
ージは、この開口部７内にはんだ等を流し込んで
直接半導体素子の端子又はTAB等による接続を
行わせるものであり、セラミツクグリーンシート
の焼成時に不可避的に生ずるセラミツクシート１
の焼成収縮によつて電極用メタライズ層３の寸法
精度が低下した場合にもその表面の感光性電気絶
縁層６にホトエツチングによつて正確に形成され
た開口部７を介して半導体素子の電極等との接続
を正しく行うことができる。従つて本発明によれ
ば電極数が100を越えるとうような集積度の高い
半導体素子のためのパツケージを容易に製造する
ことができる。
なお以上の説明では電極用メタライズ層３をワ
イヤボンデイング用のものとして説明したが、フ
リツプチツプタイプのものにおいては半導体素子
の下面の電極と直接接触する点状電極が電極用メ
タライズ層３に相当するものとなる。またリード
レスタイプのパツケージにあつてはパツケージの
下面に回路基板との接続用の多数の点状の電極が
形成されるが、この場合にはこれらの点状電極が
電極用メタライズ層３に相当するものとなり、本
発明をこれらの点状電極の形成にも適用できるこ
とは言うまでもない。
イヤボンデイング用のものとして説明したが、フ
リツプチツプタイプのものにおいては半導体素子
の下面の電極と直接接触する点状電極が電極用メ
タライズ層３に相当するものとなる。またリード
レスタイプのパツケージにあつてはパツケージの
下面に回路基板との接続用の多数の点状の電極が
形成されるが、この場合にはこれらの点状電極が
電極用メタライズ層３に相当するものとなり、本
発明をこれらの点状電極の形成にも適用できるこ
とは言うまでもない。
（発明の効果）
本発明は以上の説明からも明らかなように、不
可避的に生ずるセラミツクシートの焼成収縮にか
かわらず、ホトレジスト法によつて高精度の電極
を形成することに成功したものであるから、高集
積度の半導体素子を支持するために好適な半導体
素子用パツケージ及びその製造方法として、産業
の発展に寄与するところは極めて大である。
可避的に生ずるセラミツクシートの焼成収縮にか
かわらず、ホトレジスト法によつて高精度の電極
を形成することに成功したものであるから、高集
積度の半導体素子を支持するために好適な半導体
素子用パツケージ及びその製造方法として、産業
の発展に寄与するところは極めて大である。
第１図〜第４図は本願第２の発明の実施例の製
造工程を示す断面図、第５図〜第８図は本願第３
の発明の実施例の製造工程を示す断面図である。 １：セラミツクシート、３：電極用メタライズ
層、６：感光性電気絶縁層、７：開口部、１０：
金属層。
造工程を示す断面図、第５図〜第８図は本願第３
の発明の実施例の製造工程を示す断面図である。 １：セラミツクシート、３：電極用メタライズ
層、６：感光性電気絶縁層、７：開口部、１０：
金属層。
Claims (1)
- 【特許請求の範囲】 １ セラミツクシート１上に焼成された電極用メ
タライズ層３上に、ホトエツチングにより形成さ
れた開口部７を有する感光性電気絶縁層６が被覆
され、この開口部７内の電極用メタライズ層３上
にははんだとの親和性に優れた金属層１０が形成
されていることを特徴とする半導体素子用パツケ
ージ。 ２ 所要部分に電極用メタライズ層が形成された
セラミツクグリーンシートを焼成した後その電極
用メタライズ層を含む部分の表面全体に感光性電
気絶縁層を形成し、これをホトエツチングして正
確な位置に開口部を形成したうえ、外部金属リー
ドをろう付けし、その後はんだとの親和性に優れ
た金属によるめつきを施して開口部内の電極用メ
タライズ層上にはんだ付け用の金属層を形成する
ことを特徴とする半導体素子用パツケージの製造
法。 ３ 所要部分に電極用メタライズ層が形成された
セラミツクグリーンシートを焼成したうえ端子ピ
ンのような外部金属リードをろう付けし、該電極
用メタライズ層を含む部分の表面全体に感光性電
気絶縁層を塗布し、その後この感光性電気絶縁層
をホトエツチングして正確な位置に電極用メタラ
イズ層に連通する開口部を形成し、その後はんだ
との親和性に優れた金属によるめつきを施して開
口部内のメタライズ層上にはんだ付け用の金属層
を形成することを特徴とする半導体素子用パツケ
ージの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060218A JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060218A JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216348A JPS62216348A (ja) | 1987-09-22 |
| JPH0466386B2 true JPH0466386B2 (ja) | 1992-10-23 |
Family
ID=13135803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060218A Granted JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216348A (ja) |
-
1986
- 1986-03-18 JP JP61060218A patent/JPS62216348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216348A (ja) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |