JPH0472382B2 - - Google Patents
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- JPH0472382B2 JPH0472382B2 JP62123740A JP12374087A JPH0472382B2 JP H0472382 B2 JPH0472382 B2 JP H0472382B2 JP 62123740 A JP62123740 A JP 62123740A JP 12374087 A JP12374087 A JP 12374087A JP H0472382 B2 JPH0472382 B2 JP H0472382B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- shot
- active layer
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
〔概要〕
本発明は、半導体装置の製造方法に於いて、化
合物半導体上にタングステンを含むシリサイドの
シヨツトキ・ゲート電極を形成し、それをマスク
として不純物のイオン注入を行つてソース領域及
びドレイン領域を形成し、その注入された不純物
を高温熱処理して活性化させ、それらソース領域
及びドレイン領域上に電極を形成する工程を採
り、前記イオン注入は、それに依る不純物濃度が
表面で低い値を、また、表面から所定深さでソー
ス領域及びドレイン領域に必要とされるピーク値
をそれぞれ採るように行うことに依り、化合物半
導体を用いたシヨツトキ・ゲート電界効果トラン
ジスタの如き半導体装置を自己整合方式で製造で
きるように、しかも、特別な加工を施すことなく
前記シヨツトキ・ゲート電極とソース領域及びド
レイン領域との間の耐圧を充分にとることができ
るようにしたものである。 〔産業上の利用分野〕 本発明は、化合物半導体を用いたシヨツトキ・
ゲート電界効果トランジスタのような半導体装置
を製造するのに好適な方法に関する。 〔従来の技術〕 従来、例えばGaAsシヨツトキ・ゲート電界効
果トランジスタのゲート電極としては、アルミニ
ウム（Al）、金（Au）、チタン（Ti）、モリブデ
ン（Mo）、タングステン（Ｗ）、タンタル（Ta）
などの金属が用いられている。 〔発明が解決しようとする問題点〕 然しながら、何れも600〔℃〕程度の熱処理を行
うとゲート電極の電気的特性、例えば、障壁高
さ、ｎ値（1.04）、逆方向耐圧などが劣化し、ト
ランジスタとしての動作は不能になる。 そこで、近年、前記従来のものの欠点を解消し
たとして、TiWをゲート電極とするものが発表
されている。 然しながら、これも、例えば850〔℃〕の熱処理
には耐えることができず、障壁は失われ不安定に
なる。しかも、通常の製造プロセスを採ると、そ
の間に腐蝕されて比抵抗が増大したり、或いは、
失われてしまう場合がある。 本発明は、850〔℃〕以上の熱処理に耐えられる
シヨツトキ・ゲート電極を有する半導体装置の製
造方法を提供しようとする。 尚、ここで、シヨツトキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性を発生
するもの、半導体基板に直接接触し更に半導体基
板との間に合金を生成してダイオード特性を発生
するもの、更に半導体基板表面の自然酸化膜を介
して電極金属が配設され、自然酸化膜中のトンネ
ル現象に依つてダイオード特性が生ずるものを含
むものとする。 〔問題点を解決するための手段〕 本発明に依る半導体装置の製造方法に於いて
は、 (1) 化合物半導体（例えば基板１）の表面に一導
電型の動作層（例えばｎ型層３）を形成する工
程と、次いで、前記動作層上にタングステンを
含むシリサイドからなるシヨツトキ・ゲート電
極（例えばシヨツトキ・ゲート電極４）を形成
する工程と、次いで、前記シヨツトキ・ゲート
電極をマスクとして不純物（例えばSiなど）を
イオン注入し該シヨツトキ・ゲート電極の両側
にソース領域（例えばn+型領域６）及びドレ
イン領域（例えばn+型領域７）を形成する工
程と、次いで、前記注入された不純物を活性化
する高温熱処理（例えば約800〔℃〕の熱処理）
を行う工程と、次いで、前記ソース領域及びド
レイン領域にコンタクトする電極（例えば電極
８，９）を形成する工程とが含まれ、前記ソー
ス領域及びドレイン領域を形成する為のイオン
注入は表面に於ける不純物濃度が前記動作層に
比較して高く且つ前記シヨツトキ・ゲート電極
との間で短絡を生じない程度に低くしかも表面
から所定の深さのところでピークとなるように
行われること を特徴とするか、或いは、 (2) 化合物半導体の表面に一導電型の動作層を形
成する工程と、次いで、前記動作層上にタング
ステンを含むシリサイドからなるシヨツトキ・
ゲート電極を形成する工程と、次いで、前記シ
ヨツトキ・ゲート電極をマスクとして不純物を
イオン注入し該シヨツトキ・ゲート電極の両側
にソース領域及びドレイン領域を形成する工程
と、次いで、前記注入された不純物を活性化す
る高温熱処理を行う工程と、次いで、前記ソー
ス領域及びドレイン領域の表面が前記シヨツト
キ・ゲート電極と前記化合物半導体との界面よ
り低くなるようにエツチングする（工程例えば
第６図を参照）と、次いで、前記ソース領域及
びドレイン領域にコンタクトする電極を形成す
る工程とが含まれ、前記ソース領域及びドレイ
ン領域を形成する為のイオン注入は表面に於け
る不純物濃度が前記動作層に比較して高く且つ
前記シヨツトキ・ゲート電極との間で短絡を生
じない程度に低くしかも表面から所定の深さの
ところでピークとなるように行われること を特徴とする。 〔作用〕 前記構成を採ることに依り、該シヨツトキ・ゲ
ート電極とソース領域及びドレイン領域との相対
位置関係を自己整合方式で定めることができ、ま
た、高温の熱処理を行つてもシヨツトキ障壁は良
好な状態で保全され、しかも、特殊の構造にした
り、或いは、特別の加工を施したりすることな
く、前記シヨツトキ・ゲート電極とソース領域及
びドレイン領域との間の耐圧を充分にとることが
可能である。 〔実施例〕 第１図乃至第６図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ記述す
る。 第１図参照 (1) クロム（Cr）をドープしたGaAs半絶縁性基
板１に厚さ例えば6000〔Å〕の二酸化シリコン
膜２を形成し、これを通常の技術でパターニン
グして窓２ａを形成する。 (2) イオン注入技術を適用することに依り、加速
エネルギを175〔KeV〕、ドース量を2.6×1012
〔cm-2〕としてシリコン（Si）を注入する。 第２図参照 (3) 二酸化シリコン膜２を除去してから、外方拡
散を防止する為、新たに厚さ例えば1000〔Å〕
程度の二酸化シリコン膜を形成してから、温度
例えば850〔Å〕で時間例えば15〔分〕の熱処理
を行うと、図示のようなｎ型層３を得ることが
できる。尚、外方拡散を防止する為に形成した
二酸化シリコン膜は熱処理終了後に除去する。 第３図参照 (4) TiWSiの合金、例えば、Ti0.3W0.7Si0.2からな
る合金をスパツタ法で被着して厚さ例えば6000
〔Å〕の合金膜を成形し、これを、CF4＋O2（５
〔％〕）からなるエツチヤントを使用するドラ
イ・エツチング技術でパターニングしてシヨツ
トキ・ゲート電極４を形成する。 第４図参照 (5) 二酸化シリコン膜５を形成し、それをパター
ニングすることで窓５ａを形成してｎ型層３の
一部表面を露出させる。 (6) イオン注入技術を適用することに依り、加速
エネルギを175〔KeV〕、ドース量を1.7×1013
〔cm-2〕としてSiの注入を行う。 第５図参照 (7) 二酸化シリコン膜５を除去してから、新たに
厚さ例えば1000〔Å〕程度の二酸化シリコン膜
を形成し、温度を例えば800〔℃〕、時間を15
〔分〕程度とする熱処理を行つて図示のような
n+型領域（ソース領域及びドレイン領域）６，
７を形成する。尚、２度目に形成した二酸化シ
リコン膜は外方拡散防止の為であるから熱処理
終了後に除去する。 このようにして形成したn+型領域６，７の
不純物濃度はピーク部分で１×1018〔cm-3〕、ま
た、ｎ型層３に於けるそれは同じくピーク部分
で１×1017〔cm-3〕であつた。 第６図参照 (8) 必要あれば、露出されているGaAs部分表
面、特にn+型領域６，７の表面を100〔Å〕程
度エツチングする。この際のエツチング液とし
てはKOH＋H2O2を使用して良い。 (9) 通常の技術を適用することに依り、n+型領
域６，７上に電極８，９を形成して完成する。
この場合の電極材料としてはAuGe／Au系を
使用して良い。 このようにして得られた半導体装置に関する具
体的主要データを例示すると次の通りである。 ゲート長：1.4〔μｍ〕 ゲート幅：200〔μｍ〕 ソース・ドレイン間隔：６〔μｍ〕 相互コンダクタンスgn：23〔ｍ〕 ソース・ゲート間容量Cgs：0.21〔pF〕 遮断周波数T：12.3「ＧHz」 シヨツトキ・ゲートについて ｎ値：1.18 バリヤ・ハイト：0.78 破壊電圧：10〔Ｖ〕 ところで、本発明では、ゲート電極４をマスク
にした自己整合方式でn+型領域６，７を形成し
ているので、それらの間に発生する短絡が懸念さ
れるところであるが、それについては全く問題に
ならない。即ち、前記のようにしてn+型領域６，
７を形成すると、そこでの不純物濃度分布は第７
図に見られるようにガウシアン分布となり、ピー
クは深さ例えば0.12〔μｍ〕のところに生成され、
そこで１×1018〔cm-3〕であれば、表面では１×
1017〔cm-3〕程度になるから、耐圧は５〔Ｖ〕以上
を確保することができる。また、前記工程(8)に見
られるように例えば100〔Å〕程度のエツチングを
行うと、前記不純物濃度分布に依存する耐圧を殆
ど損なうことなく、更に向上することができる。 シヨツトキ・ゲート電極に於ける逆方向耐圧を
維持するには、次のような手段を採ることが考え
られる。即ち、 (1) n+型領域６，７のドーズ量を低下させる。 (2) n+型領域６，７を形成した後、シヨツト
キ・ゲート電極４をエツチングして細くする。 (3) シヨツトキ・ゲート電極４を絶縁化する。 (4) n+型領域６，７の表面をエツチングする。 (5) n+型領域６，７を形成する前にマスクとな
るシヨツトキ・ゲート電極４を加工して傘型に
するか、或いは、傘型をなすマスクを別設して
からイオン注入を行う。 (6) イオン注入のエネルギを高くしてプロジエク
ト・レインジを深くする（前記実施例）。 本発明では、前記(6)の手段を採ることが基本に
なつているが、必要に応じて他の手段を併用して
良い。因にGaAsn+型領域に対するシヨツトキ逆
方向耐圧に関するデータを例示すると次の通りで
ある。
合物半導体上にタングステンを含むシリサイドの
シヨツトキ・ゲート電極を形成し、それをマスク
として不純物のイオン注入を行つてソース領域及
びドレイン領域を形成し、その注入された不純物
を高温熱処理して活性化させ、それらソース領域
及びドレイン領域上に電極を形成する工程を採
り、前記イオン注入は、それに依る不純物濃度が
表面で低い値を、また、表面から所定深さでソー
ス領域及びドレイン領域に必要とされるピーク値
をそれぞれ採るように行うことに依り、化合物半
導体を用いたシヨツトキ・ゲート電界効果トラン
ジスタの如き半導体装置を自己整合方式で製造で
きるように、しかも、特別な加工を施すことなく
前記シヨツトキ・ゲート電極とソース領域及びド
レイン領域との間の耐圧を充分にとることができ
るようにしたものである。 〔産業上の利用分野〕 本発明は、化合物半導体を用いたシヨツトキ・
ゲート電界効果トランジスタのような半導体装置
を製造するのに好適な方法に関する。 〔従来の技術〕 従来、例えばGaAsシヨツトキ・ゲート電界効
果トランジスタのゲート電極としては、アルミニ
ウム（Al）、金（Au）、チタン（Ti）、モリブデ
ン（Mo）、タングステン（Ｗ）、タンタル（Ta）
などの金属が用いられている。 〔発明が解決しようとする問題点〕 然しながら、何れも600〔℃〕程度の熱処理を行
うとゲート電極の電気的特性、例えば、障壁高
さ、ｎ値（1.04）、逆方向耐圧などが劣化し、ト
ランジスタとしての動作は不能になる。 そこで、近年、前記従来のものの欠点を解消し
たとして、TiWをゲート電極とするものが発表
されている。 然しながら、これも、例えば850〔℃〕の熱処理
には耐えることができず、障壁は失われ不安定に
なる。しかも、通常の製造プロセスを採ると、そ
の間に腐蝕されて比抵抗が増大したり、或いは、
失われてしまう場合がある。 本発明は、850〔℃〕以上の熱処理に耐えられる
シヨツトキ・ゲート電極を有する半導体装置の製
造方法を提供しようとする。 尚、ここで、シヨツトキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性を発生
するもの、半導体基板に直接接触し更に半導体基
板との間に合金を生成してダイオード特性を発生
するもの、更に半導体基板表面の自然酸化膜を介
して電極金属が配設され、自然酸化膜中のトンネ
ル現象に依つてダイオード特性が生ずるものを含
むものとする。 〔問題点を解決するための手段〕 本発明に依る半導体装置の製造方法に於いて
は、 (1) 化合物半導体（例えば基板１）の表面に一導
電型の動作層（例えばｎ型層３）を形成する工
程と、次いで、前記動作層上にタングステンを
含むシリサイドからなるシヨツトキ・ゲート電
極（例えばシヨツトキ・ゲート電極４）を形成
する工程と、次いで、前記シヨツトキ・ゲート
電極をマスクとして不純物（例えばSiなど）を
イオン注入し該シヨツトキ・ゲート電極の両側
にソース領域（例えばn+型領域６）及びドレ
イン領域（例えばn+型領域７）を形成する工
程と、次いで、前記注入された不純物を活性化
する高温熱処理（例えば約800〔℃〕の熱処理）
を行う工程と、次いで、前記ソース領域及びド
レイン領域にコンタクトする電極（例えば電極
８，９）を形成する工程とが含まれ、前記ソー
ス領域及びドレイン領域を形成する為のイオン
注入は表面に於ける不純物濃度が前記動作層に
比較して高く且つ前記シヨツトキ・ゲート電極
との間で短絡を生じない程度に低くしかも表面
から所定の深さのところでピークとなるように
行われること を特徴とするか、或いは、 (2) 化合物半導体の表面に一導電型の動作層を形
成する工程と、次いで、前記動作層上にタング
ステンを含むシリサイドからなるシヨツトキ・
ゲート電極を形成する工程と、次いで、前記シ
ヨツトキ・ゲート電極をマスクとして不純物を
イオン注入し該シヨツトキ・ゲート電極の両側
にソース領域及びドレイン領域を形成する工程
と、次いで、前記注入された不純物を活性化す
る高温熱処理を行う工程と、次いで、前記ソー
ス領域及びドレイン領域の表面が前記シヨツト
キ・ゲート電極と前記化合物半導体との界面よ
り低くなるようにエツチングする（工程例えば
第６図を参照）と、次いで、前記ソース領域及
びドレイン領域にコンタクトする電極を形成す
る工程とが含まれ、前記ソース領域及びドレイ
ン領域を形成する為のイオン注入は表面に於け
る不純物濃度が前記動作層に比較して高く且つ
前記シヨツトキ・ゲート電極との間で短絡を生
じない程度に低くしかも表面から所定の深さの
ところでピークとなるように行われること を特徴とする。 〔作用〕 前記構成を採ることに依り、該シヨツトキ・ゲ
ート電極とソース領域及びドレイン領域との相対
位置関係を自己整合方式で定めることができ、ま
た、高温の熱処理を行つてもシヨツトキ障壁は良
好な状態で保全され、しかも、特殊の構造にした
り、或いは、特別の加工を施したりすることな
く、前記シヨツトキ・ゲート電極とソース領域及
びドレイン領域との間の耐圧を充分にとることが
可能である。 〔実施例〕 第１図乃至第６図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ記述す
る。 第１図参照 (1) クロム（Cr）をドープしたGaAs半絶縁性基
板１に厚さ例えば6000〔Å〕の二酸化シリコン
膜２を形成し、これを通常の技術でパターニン
グして窓２ａを形成する。 (2) イオン注入技術を適用することに依り、加速
エネルギを175〔KeV〕、ドース量を2.6×1012
〔cm-2〕としてシリコン（Si）を注入する。 第２図参照 (3) 二酸化シリコン膜２を除去してから、外方拡
散を防止する為、新たに厚さ例えば1000〔Å〕
程度の二酸化シリコン膜を形成してから、温度
例えば850〔Å〕で時間例えば15〔分〕の熱処理
を行うと、図示のようなｎ型層３を得ることが
できる。尚、外方拡散を防止する為に形成した
二酸化シリコン膜は熱処理終了後に除去する。 第３図参照 (4) TiWSiの合金、例えば、Ti0.3W0.7Si0.2からな
る合金をスパツタ法で被着して厚さ例えば6000
〔Å〕の合金膜を成形し、これを、CF4＋O2（５
〔％〕）からなるエツチヤントを使用するドラ
イ・エツチング技術でパターニングしてシヨツ
トキ・ゲート電極４を形成する。 第４図参照 (5) 二酸化シリコン膜５を形成し、それをパター
ニングすることで窓５ａを形成してｎ型層３の
一部表面を露出させる。 (6) イオン注入技術を適用することに依り、加速
エネルギを175〔KeV〕、ドース量を1.7×1013
〔cm-2〕としてSiの注入を行う。 第５図参照 (7) 二酸化シリコン膜５を除去してから、新たに
厚さ例えば1000〔Å〕程度の二酸化シリコン膜
を形成し、温度を例えば800〔℃〕、時間を15
〔分〕程度とする熱処理を行つて図示のような
n+型領域（ソース領域及びドレイン領域）６，
７を形成する。尚、２度目に形成した二酸化シ
リコン膜は外方拡散防止の為であるから熱処理
終了後に除去する。 このようにして形成したn+型領域６，７の
不純物濃度はピーク部分で１×1018〔cm-3〕、ま
た、ｎ型層３に於けるそれは同じくピーク部分
で１×1017〔cm-3〕であつた。 第６図参照 (8) 必要あれば、露出されているGaAs部分表
面、特にn+型領域６，７の表面を100〔Å〕程
度エツチングする。この際のエツチング液とし
てはKOH＋H2O2を使用して良い。 (9) 通常の技術を適用することに依り、n+型領
域６，７上に電極８，９を形成して完成する。
この場合の電極材料としてはAuGe／Au系を
使用して良い。 このようにして得られた半導体装置に関する具
体的主要データを例示すると次の通りである。 ゲート長：1.4〔μｍ〕 ゲート幅：200〔μｍ〕 ソース・ドレイン間隔：６〔μｍ〕 相互コンダクタンスgn：23〔ｍ〕 ソース・ゲート間容量Cgs：0.21〔pF〕 遮断周波数T：12.3「ＧHz」 シヨツトキ・ゲートについて ｎ値：1.18 バリヤ・ハイト：0.78 破壊電圧：10〔Ｖ〕 ところで、本発明では、ゲート電極４をマスク
にした自己整合方式でn+型領域６，７を形成し
ているので、それらの間に発生する短絡が懸念さ
れるところであるが、それについては全く問題に
ならない。即ち、前記のようにしてn+型領域６，
７を形成すると、そこでの不純物濃度分布は第７
図に見られるようにガウシアン分布となり、ピー
クは深さ例えば0.12〔μｍ〕のところに生成され、
そこで１×1018〔cm-3〕であれば、表面では１×
1017〔cm-3〕程度になるから、耐圧は５〔Ｖ〕以上
を確保することができる。また、前記工程(8)に見
られるように例えば100〔Å〕程度のエツチングを
行うと、前記不純物濃度分布に依存する耐圧を殆
ど損なうことなく、更に向上することができる。 シヨツトキ・ゲート電極に於ける逆方向耐圧を
維持するには、次のような手段を採ることが考え
られる。即ち、 (1) n+型領域６，７のドーズ量を低下させる。 (2) n+型領域６，７を形成した後、シヨツト
キ・ゲート電極４をエツチングして細くする。 (3) シヨツトキ・ゲート電極４を絶縁化する。 (4) n+型領域６，７の表面をエツチングする。 (5) n+型領域６，７を形成する前にマスクとな
るシヨツトキ・ゲート電極４を加工して傘型に
するか、或いは、傘型をなすマスクを別設して
からイオン注入を行う。 (6) イオン注入のエネルギを高くしてプロジエク
ト・レインジを深くする（前記実施例）。 本発明では、前記(6)の手段を採ることが基本に
なつているが、必要に応じて他の手段を併用して
良い。因にGaAsn+型領域に対するシヨツトキ逆
方向耐圧に関するデータを例示すると次の通りで
ある。
【表】
ところで、本発明に於いて、シヨツトキ・ゲー
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行い、その活性化熱処理を行うことがで
きるのは、電極材料として高融点金属シリサイ
ド、特に、タングステンを含むシリサイドを使用
した点に負うところが大きいので、ここにTiW
とTiWSiとを比較してデータを示す。
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行い、その活性化熱処理を行うことがで
きるのは、電極材料として高融点金属シリサイ
ド、特に、タングステンを含むシリサイドを使用
した点に負うところが大きいので、ここにTiW
とTiWSiとを比較してデータを示す。
以上の説明で判るように、本発明に於いては、
シヨツトキ・ゲート電極として、高融点金属シリ
サイドのうち、特にタングステンを含むシリサイ
ドを使用することに依り、該シヨツトキ・ゲート
電極とソース領域及びドレイン領域との相対位置
関係を自己整合方式で定めることができ、また、
高温の熱処理を行つても、シヨツトキ障壁は良好
な状態で保全され、しかも、特殊な構造にした
り、或いは、特別な加工を施したりすることな
く、前記シヨツトキ・ゲート電極とソース領域及
びドレイン領域との間の耐圧を充分にとることが
可能である。
シヨツトキ・ゲート電極として、高融点金属シリ
サイドのうち、特にタングステンを含むシリサイ
ドを使用することに依り、該シヨツトキ・ゲート
電極とソース領域及びドレイン領域との相対位置
関係を自己整合方式で定めることができ、また、
高温の熱処理を行つても、シヨツトキ障壁は良好
な状態で保全され、しかも、特殊な構造にした
り、或いは、特別な加工を施したりすることな
く、前記シヨツトキ・ゲート電極とソース領域及
びドレイン領域との間の耐圧を充分にとることが
可能である。
第１図乃至第６図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図、第７図は不純物濃度分布を説明する為の線図
をそれぞれ表している。 図に於いて、１は基板、３はｎ型層、４はシヨ
ツトキ・ゲート電極、６，７はn+型領域、８，
９は電極をそれぞれ示している。
為の工程要所に於ける半導体装置の要部切断側面
図、第７図は不純物濃度分布を説明する為の線図
をそれぞれ表している。 図に於いて、１は基板、３はｎ型層、４はシヨ
ツトキ・ゲート電極、６，７はn+型領域、８，
９は電極をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体の表面に一導電型の動作層を形
成する工程と、 次いで、前記動作層上にタングステンを含むシ
リサイドからなるシヨツトキ・ゲート電極を形成
する工程と、 次いで、前記シヨツトキ・ゲート電極をマスク
として不純物をイオン注入し該シヨツトキ・ゲー
ト電極の両側にソース領域及びドレイン領域を形
成する工程と、 次いで、前記注入された不純物を活性化する高
温熱処理を行う工程と、 次いで、前記ソース領域及びドレイン領域にコ
ンタクトする電極を形成する工程とが含まれ、 前記ソース領域及びドレイン領域を形成する為
のイオン注入は表面に於ける不純物濃度が前記動
作層に比較して高く且つ前記シヨツトキ・ゲート
電極との間で短絡を生じない程度に低くしかも表
面から所定の深さのところでピークとなるように
行われること を特徴とする半導体装置の製造方法。 ２ 化合物半導体の表面に一導電型の動作層を形
成する工程と、 次いで、前記動作層上にタングステンを含むシ
リサイドからなるシヨツトキ・ゲート電極を形成
する工程と、 次いで、前記シヨツトキ・ゲート電極をマスク
として不純物をイオン注入し該シヨツトキ・ゲー
ト電極の両側にソース領域及びドレイン領域を形
成する工程と、 次いで、前記注入された不純物を活性化する高
温熱処理を行う工程と、 次いで、前記ソース領域及びドレイン領域の表
面が前記シヨツトキ・ゲート電極と前記化合物半
導体との界面より低くなるようにエツチングする
工程と、 次いで、前記ソース領域及びドレイン領域にコ
ンタクトする電極を形成する工程とが含まれ、 前記ソース領域及びドレイン領域を形成する為
のイオン注入は表面に於ける不純物濃度が前記動
作層に比較して高く且つ前記シヨツトキ・ゲート
電極との間で短絡を生じない程度に低くしかも表
面から所定の深さのところでピークとなるように
行われること を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374087A JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374087A JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323370A JPS6323370A (ja) | 1988-01-30 |
| JPH0472382B2 true JPH0472382B2 (ja) | 1992-11-18 |
Family
ID=14868160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12374087A Granted JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323370A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2769162B2 (ja) * | 1988-07-08 | 1998-06-25 | 富士通株式会社 | Ｃａｄシステムにおける操作復元処理方式 |
-
1987
- 1987-05-22 JP JP12374087A patent/JPS6323370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323370A (ja) | 1988-01-30 |
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