JPH0478167B2 - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体デバイス作成のプロセスにお
ける微細加工技術において、半導体結晶をサブミ
クロンレベルで自在の形にエツチングすることを
目的とした、半導体装置の製造方法及びエツチン
グ液に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device for etching a semiconductor crystal into a desired shape at a submicron level in microfabrication technology in the process of manufacturing a semiconductor device. The present invention relates to a manufacturing method and an etching solution.
ICなどの半導体装置は、半導体結晶基板上に
半導体素子が形成されるが、この半導体基板は単
結晶基板で結晶に方向性を持つている。従つて基
板加工工程においては、従来の方法では、半導体
基板を周知のエツチング方法で凹部を形成する
際、その結晶方向を考慮しなければならなかつ
た。第１図は、それを示す図で、第１図ａは半導
体の結晶方向性を示す図である。〈100〉、〈０１
１〉、〈０１１〉は結晶の方位を示しており、第１
図ｂ，ｃは周知のエツチング方法でエツチングし
た時の断面図を示した。結晶方位により、逆傾斜
形状と順傾斜形状となりそれぞれ側面の形状が違
つてくる。この逆傾斜形状部分には、結晶欠陥な
どの結晶異常が生じ易く、レジスト塗布する際に
も、逆傾斜形状部で途切れ、十分被覆されない問
題が生じる。また、Si3N4膜CVDやSiO2蒸着、Ａ
蒸着またはエピタキシヤル成長時にも逆傾斜形
状部分では、クラツクの発生、成長不良等の問題
が発生する。
In semiconductor devices such as ICs, semiconductor elements are formed on a semiconductor crystal substrate, and this semiconductor substrate is a single crystal substrate with crystal orientation. Therefore, in the substrate processing process, in the conventional method, when forming a concave portion in a semiconductor substrate by a well-known etching method, the crystal direction must be taken into consideration. FIG. 1 is a diagram showing this, and FIG. 1a is a diagram showing the crystal orientation of a semiconductor. <100>, <01
1> and <011> indicate the crystal orientation, and the first
Figures b and c show cross-sectional views when etched using a well-known etching method. Depending on the crystal orientation, the shape of the side surface differs between a reversely inclined shape and a forwardly inclined shape. Crystal abnormalities such as crystal defects are likely to occur in this reversely sloped portion, and when resist is applied, the resist is interrupted at the reversely sloped portion, causing a problem of insufficient coverage. In addition, Si 3 N 4 film CVD, SiO 2 vapor deposition, A
Even during vapor deposition or epitaxial growth, problems such as cracks and poor growth occur in reversely sloped portions.
第１図ｄ，ｅには、表部に耐蝕マスクを付設
し、従来のエツチング方法でエツチングした時の
断面図を示した。従来法では、〈０１１〉、〈０１
１〉両方向ともにアンダーエツチング（側面エツ
チング）されており、微細な加工には、適してい
なかつた。この様な問題は、半導体装置が高集積
化されると共に益々大きくなつてくる。 FIGS. 1d and 1e show cross-sectional views when a corrosion-resistant mask is attached to the surface and etched by a conventional etching method. In the conventional method, <011>, <01
1> Under-etched (side-etched) in both directions, making it unsuitable for fine processing. Such problems become more and more serious as semiconductor devices become more highly integrated.
本発明はGaAs系半導体結晶のエツチング方法
に関する。
The present invention relates to a method for etching GaAs-based semiconductor crystals.
今日、−族間化合物半導体、特にGaAs系
半導体は可視領域あるいは赤外領域での発光・受
光素子、マイクロ波領域での固体素子として注目
されている。その中でも半導体レーザーの歩留の
向上、高速デバイス等の分野での機能の向上など
は、半導体結晶を自在にエツチングする技術が非
常に重要となり、ミクロンあるいはサブミクロン
レベルでの微細なパターニングが必要となる。ま
た、一般にメサエツチで形成した溝は、〈０１１〉
方向（順メサ）だけに順傾斜形状（Ｖ溝）が形成
され、デバイス等に用いられているが、〈０１
１〉、〈０１１〉両方向に順傾斜形状を形成するこ
とは、歩留の向上、デバイス等の形成にあたり電
界集中、電歪効果の低減に効果があり、これらの
条件を満すエツチング方法が強く望まれている。 Today, -intergroup compound semiconductors, particularly GaAs-based semiconductors, are attracting attention as light-emitting and light-receiving devices in the visible or infrared region, and solid-state devices in the microwave region. Among these, technology for freely etching semiconductor crystals is extremely important for improving the yield of semiconductor lasers and improving functionality in fields such as high-speed devices, and fine patterning at the micron or submicron level is required. Become. In addition, generally the groove formed by mesa etching is <011>
A forward inclined shape (V groove) is formed only in the direction (forward mesa) and is used in devices etc.
Forming a forward slope shape in both the 1> and <011> directions is effective in improving yield and reducing electric field concentration and electrostrictive effects when forming devices, etc., and an etching method that satisfies these conditions is strongly recommended. desired.
本発明は、GaAs系化合物半導体に対して上記
の要望を十分に満たすエツチング方法を提供する
ものである。また、従来技術の問題をも解消する
エツチング方法である。 The present invention provides an etching method for GaAs-based compound semiconductors that fully satisfies the above requirements. It is also an etching method that overcomes the problems of the prior art.
〔課題を解決するための手段〕
このため本発明は、低いエツチング速度を実現
し、またエツチングを施すことにより安定な結晶
面を得るためにエツチング速度が結晶面方位に大
きく依存するようなエツチング液を提供し、これ
を用いて微細な加工を行なう方法に関するもので
ある。[Means for Solving the Problems] Therefore, the present invention provides an etching solution whose etching rate is largely dependent on the crystal plane orientation in order to realize a low etching rate and obtain a stable crystal plane by etching. The present invention relates to a method for performing fine processing using the same.
GaAs系化合物半導体の表部に所定形状の耐蝕
マスクを付設し、他表部をヨウ素またはヨウ素・
ヨウ化カリウムの水溶液あるいは水とアルコール
の混合溶媒、アルコール溶液（代表例 溶質：ヨ
ウ素５−ヨウ化カリウム95モル比、溶媒 水50溶
量部−グリセリン50溶量部1.5mo／）でエツ
チングすることを特徴とするエツチング方法で
は、
(1) 〈０１１〉、〈０１１〉方向ともにエツチング
溝は、順傾斜形状（Ｖ溝）となり、（100）面に
対して約55°の傾きで傾斜している。
A corrosion-resistant mask of a predetermined shape is attached to the surface of the GaAs-based compound semiconductor, and the other surface is covered with iodine or iodine.
Etching with an aqueous solution of potassium iodide, a mixed solvent of water and alcohol, or an alcohol solution (typical example: solute: iodine 5-potassium iodide 95 molar ratio, solvent: 50 parts water - 50 parts glycerin 1.5 mo/) In the etching method characterized by: (1) The etching grooves have a forward slope shape (V groove) in both the <011> and <011> directions, and are inclined at an angle of about 55° with respect to the (100) plane. .
(2) 〈０１１〉、〈０１１〉方向のどちらの溝もア
ンダーエツチングを制御でき、パターンの形状
にあわせた微細な加工ができる。(2) Under-etching of grooves in both the <011> and <011> directions can be controlled, allowing fine processing to match the shape of the pattern.
(3) エツチング速度の制御が溶媒の組成等で可能
で、平滑な側面、底面が得られる。(3) Etching speed can be controlled by controlling the composition of the solvent, etc., and smooth sides and bottom surfaces can be obtained.
(4) エツチング工程で有毒なガスの発生がない。(4) No toxic gas is generated during the etching process.
(5) エツチング方法がウエツトエツチングなので
基板に対するダメージ及び汚染がなく大量に処
理できる。(5) Since the etching method is wet etching, there is no damage or contamination to the substrate and it can be processed in large quantities.
(6) 〈311〉方向へのエツチング速度が遅いので、
（311）面を選択的に出すことができる。(6) Since the etching speed in the <311> direction is slow,
(311) planes can be selectively displayed.
(7) エツチング後工程の処理もEL−メタノール、
超純水の超音波洗浄でエツチング液を完全に洗
浄できる。(7) The post-etching process also uses EL-methanol.
The etching solution can be completely cleaned by ultrasonic cleaning with ultrapure water.
などの利点があり、工業的に有益である。It has the following advantages and is industrially useful.
次に代表例として溶媒に水−グリセリン系を使
用した時の特性について説明する。 Next, as a representative example, the characteristics when a water-glycerin system is used as the solvent will be explained.
第２図は、GaAs結晶上にSi3N4膜でマスクし、
これのエツチング速度と溶媒中のグリセリンの容
積比率との関係について測定した特性図である。
これからわかる様に、（100）、（111）Ga、（111）
Asのエツチング速度は、（100）＞（111）Ga＞
（111）Asの順で、（100）が最も速く、溶媒中の
グリセリンの比率により、エツチング速度は、大
きく変わるがエツチング速度の順は変わらない。
Figure 2 shows a mask of Si 3 N 4 film on GaAs crystal.
FIG. 3 is a characteristic diagram showing the relationship between the etching rate and the volume ratio of glycerin in the solvent.
As you can see, (100), (111) Ga, (111)
The etching rate of As is (100)>(111)Ga>
In the order of (111)As, (100) is the fastest, and although the etching rate varies greatly depending on the ratio of glycerin in the solvent, the order of etching rate does not change.
第３図は、KIとI2とのモル分率とエツチング速
度の特性図である。ヨウ素とヨウ化カリウムの比
率によつても、エツチング速度は変化するが、エ
ツチング速度の順は変わらない。 FIG. 3 is a characteristic diagram of the mole fraction of KI and I 2 and the etching rate. Although the etching rate changes depending on the ratio of iodine and potassium iodide, the order of etching rates does not change.
第４図は、溶液濃度とエツチング速度の特性図
である。濃度の変化に対してエツチング速度は変
化しているが、（111）Ga／（100）のエツチング
速度比をとると、あまり変らない。アンダーエツ
チングを小さくする条件の一つとしては、エツチ
ング速度比を小さくすることであるが、実際の適
用にあたつては、工業的に使用できるエツチング
速度、エツチング面の平滑度（側面、底面）等の
諸点から見て、I2のモル分率は、0.1以下、グリ
セリンの容積比率は、40％以上、濃度は1mo／
以上のエツチング液が最適である。 FIG. 4 is a characteristic diagram of solution concentration and etching rate. Although the etching rate changes as the concentration changes, the etching rate ratio of (111)Ga/(100) does not change much. One of the conditions for reducing underetching is to reduce the etching speed ratio, but in actual application, it is necessary to set an etching speed that can be used industrially and the smoothness of the etched surface (side surfaces, bottom surface). Considering these points, the mole fraction of I2 is 0.1 or less, the volume ratio of glycerin is 40% or more, and the concentration is 1 mo/
The above etching solution is optimal.
第５図は本発明の実施例工程流れ図である。基
板GaAs結晶１１にプラズマCVDでSiN膜１２を
形成し（第５図ａ，ｂ）、ついでSiN膜１２に周
知の写真食刻技術によつて、開孔１３を設ける。
（第５図ｂ，ｅ）この基板をモル分率（〔I2／
〔KI〕＋〔I2〕×100）５、H2Ｏ：グリセリン＝50：
50、1.5mo／のヨウ素・ヨウ化カリウム溶液
でエツチングすると、エツチング溝（Ｖ溝）１４
を得ることができる。（第５図ｃ，ｆ）同様にし
て、開孔１３の間隔を変えることにより、エツチ
ング深さも制御できる。第５図ｇに開孔1と2
の幅によつてＶ溝のエツチング深さが変わる例を
示した。1，2の間隔でh1，h2を決めることが
できる。この溶液組成では、アンダーエツチング
なしでエツチングを止めることができるが、溶液
組成を変えることにより、アンダーエツチングの
量を制御することができる。 FIG. 5 is a process flow chart of an embodiment of the present invention. A SiN film 12 is formed on a substrate GaAs crystal 11 by plasma CVD (FIGS. 5a and 5b), and then openings 13 are formed in the SiN film 12 by a well-known photolithography technique.
(Fig. 5 b, e) This substrate is divided into molar fractions ([I 2 /
[KI] + [I 2 ] ×100 ) 5, H 2 O: Glycerin = 50:
50. When etched with 1.5 mo/potassium iodide solution, etching groove (V groove) 14
can be obtained. (FIGS. 5c and 5f) Similarly, by changing the interval between the openings 13, the etching depth can also be controlled. Holes 1 and 2 in Figure 5g
An example is shown in which the etching depth of the V-groove changes depending on the width of the V-groove. h 1 and h 2 can be determined at intervals of 1 and 2 . With this solution composition, etching can be stopped without underetching, but by changing the solution composition, the amount of underetching can be controlled.
第６図ａは、本発明の実施によつて得られた接
合型電界効果トランジスタの断面図である。本発
明による製造工程は、第６図ｂに示すようにｎ型
GaAs基板２０に半絶縁層のGaAs２１層、ｎ型
GaAs層２２をエピタキシヤル技術で成長させ
る。さらにその上に、プラズマCVD技術でSiN
膜２３を被着させる。SiN膜２３に周知の写真食
刻技術によつて開孔２４を設ける。本発明のエツ
チング液でエツチングし、エツチング溝２５を得
る。エツチング溝２５の側面に周知のエピタキシ
ヤル技術でｎ型GaAs２６を成長させる。第６図
ｃその表面にゲート電極を蒸着する。その表面に
プラズマCVD技術でSiN膜２８を堆積し、周知
の写真食刻技術によつてドレイン電極２９部分を
除き、電極２９を蒸着させる。裏面にもソース電
極３０を蒸着し、ゲート電極取り出し部分３１を
周知の写真食刻技術で開孔部を設け、ゲート金属
層を付設する。この様に本発明の実施により容易
に接合型電界効果トランジスタを得ることができ
る。 FIG. 6a is a cross-sectional view of a junction field effect transistor obtained by implementing the present invention. The manufacturing process according to the present invention is as shown in FIG. 6b.
GaAs substrate 20, semi-insulating GaAs 21 layer, n-type
GaAs layer 22 is grown by epitaxial technology. Furthermore, we have developed SiN using plasma CVD technology.
A membrane 23 is applied. Openings 24 are formed in the SiN film 23 by a well-known photolithography technique. Etching is performed using the etching solution of the present invention to obtain etching grooves 25. N-type GaAs 26 is grown on the side surface of the etched groove 25 by a well-known epitaxial technique. FIG. 6c: A gate electrode is deposited on the surface. A SiN film 28 is deposited on the surface using plasma CVD technology, and a portion of the drain electrode 29 is removed using well-known photolithography technology, and then an electrode 29 is deposited. A source electrode 30 is also deposited on the back surface, and an opening is formed in a gate electrode extraction portion 31 using a well-known photolithography technique, and a gate metal layer is attached. In this manner, a junction field effect transistor can be easily obtained by implementing the present invention.
第７図は、本発明の実施によつて得られたＶ−
溝シヨツトキーゲート構造電界効果トランジスタ
の断面図である。半絶縁性GaAs３２基板上にｎ
形GaAs３３をエピタキシヤル成長技術で成長さ
せ、SiN膜３４を付け、マスクでソース領域３６
ドレイン領域３８を本発明方法でエツチングし、
nGaAs３５をエピタキシヤル成長技術で成長さ
せる。同様にゲート領域３７を本発明方法で形成
し、それぞれの電極３９，４０，４１を設ける。
こうして、本発明によれば、微細なシヨツトキー
ゲート構造電界効果トランジスタも非常に容易に
実現できる。本発明は、実施例をヨウ素・ヨウ化
カリウムとグリセリン・水の組成を溶質モル比、
ヨウ素５：ヨウ化カリウム、溶媒 水50溶量部：
グリセリン50溶量部1.5mo／としたが、この
実施例に限定されるものではない。又本発明は、
GaAsの他にGaP，InP，ＡxGa1-xAs（Ｏ＜ｘ＜
１）などの−族間化合物半導体のエツチング
に利用できる。 FIG. 7 shows the V-
1 is a cross-sectional view of a trench shot key gate structure field effect transistor; FIG. n on a semi-insulating GaAs32 substrate
A GaAs type 33 is grown by epitaxial growth technique, a SiN film 34 is attached, and a source region 36 is formed using a mask.
etching the drain region 38 by the method of the present invention;
Grow nGaAs35 using epitaxial growth technology. Similarly, a gate region 37 is formed by the method of the invention and provided with respective electrodes 39, 40, 41.
Thus, according to the present invention, a fine Schottky gate structure field effect transistor can be realized very easily. In the present invention, the composition of iodine/potassium iodide and glycerin/water is the solute molar ratio,
Iodine 5: Potassium iodide, solvent 50 parts water:
Although the amount of glycerin 50 and 1.5 mo/mol was used, the present invention is not limited to this example. Moreover, the present invention
In addition to GaAs, GaP, InP, A x Ga 1-x As (O<x <
It can be used for etching intergroup compound semiconductors such as 1).
以上に詳記した様に、本発明のGaAs系化合物
半導体のエツチング方法は、ヨウ素、ヨウ化カリ
ウム、水、アルコールにより構成されるエツチン
グ液を用いることにより、GaAs系半導体結晶の
エツチング加工に高精度で大量に迅速な処理がで
きるという大きな利益をもたらすものである。
As described in detail above, the method for etching GaAs-based compound semiconductors of the present invention uses an etching solution composed of iodine, potassium iodide, water, and alcohol to perform highly accurate etching processing of GaAs-based semiconductor crystals. This has the great advantage of being able to process large quantities quickly.
第１図ａは半導体基板の斜視図、第１図ｂ，ｃ
は従来のウエツトエツチングにより形成した凹部
領域の断面図、第１図ｄ，ｅは従来のウエツトエ
ツチングにより形成した凹部領域でのアンダーエ
ツチングを示す断面図、第２図、第３図、第４図
は本発明の実施で得られた特性図、第５図は本発
明の一実施例工程を示す工程流れ図、第６図、第
７図は本発明によつて得られた接合型電界効果ト
ランジスタ及びＶ−溝シヨツトキーゲート構造電
界効果トランジスタの断面図である。
１……GaAs結晶、２，３……凹部領域、４…
…Si3N4膜、５，６……開孔、１１……GaAs結
晶、１２……Si3N4膜、１３……開孔、１４……
エツチング溝、１５……GaAs結晶、１６……Si3
N4膜、１７……開孔、１８，１９……エツチン
グ溝、２０……ｎ型GaAs結晶、２１……半絶縁
型GaAs結晶、２２……ｎ型GaAs結晶、２３…
…Si3N4膜、２４……開孔、２５……エツチング
溝、２６……ｎ型GaAs結晶、２７……ゲート電
極、２８……Si3N4膜、２９……ドレイン電極、
３０……ソース電極、３１……ゲート電極取り出
し部、３２……半絶縁型GaAs結晶、３３……ｎ
型GaAs結晶、３４……Si3N4膜、３５……ｎ型
GaAs結晶、３６，３７，３８……エツチング
溝、３９……ソース電極、４０……ゲート電極、
４１……ドレイン電極、４２……Si3N4膜。
Figure 1a is a perspective view of the semiconductor substrate, Figures 1b and c
1D and 1E are cross-sectional views showing under-etching in the recessed areas formed by conventional wet etching, and FIGS. Figure 4 is a characteristic diagram obtained by implementing the present invention, Figure 5 is a process flow chart showing the steps of an embodiment of the present invention, and Figures 6 and 7 are junction field effects obtained by the present invention. 1 is a cross-sectional view of a transistor and a V-groove shot key gate structure field effect transistor; FIG. 1...GaAs crystal, 2, 3...concave region, 4...
...Si 3 N 4 film, 5, 6... Open hole, 11... GaAs crystal, 12... Si 3 N 4 film, 13... Open hole, 14...
Etching groove, 15...GaAs crystal, 16...Si 3
N4 film, 17...opening, 18, 19...etching groove, 20...n-type GaAs crystal, 21...semi-insulating GaAs crystal, 22...n-type GaAs crystal, 23...
...Si 3 N 4 film, 24 ... hole, 25 ... etching groove, 26 ... n-type GaAs crystal, 27 ... gate electrode, 28 ... Si 3 N 4 film, 29 ... drain electrode,
30...Source electrode, 31...Gate electrode extraction portion, 32...Semi-insulating GaAs crystal, 33...n
Type GaAs crystal, 34...Si 3 N 4 film, 35... n type
GaAs crystal, 36, 37, 38... etching groove, 39... source electrode, 40... gate electrode,
41...Drain electrode, 42... Si3N4 film .
Claims (1)
蝕マスクを付設し、他表部をヨウ素、ヨウ化カリ
ウム、水、アルコール（CoH2o+1OH：ｎ≧１）
からなるエツチング液もしくはこれらのうちの少
なくとも一つを有するエツチング液を用いエツチ
ングすることにより、ほぼ〈０１１〉及び〈０１
１〉の方向に、平滑で順傾斜形状の凹部を形成で
きることを特徴とする半導体装置の製造方法。 ２ 前記耐蝕マスク下部の前記半導体の一部がエ
ツチングされる量、いわゆるアンダーエツチング
の量を前記エツチング液の組成により制御できる
ことを特徴とする前記特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 前記エツチング液の組成を変えて、前記アン
ダーエツチングの量を小さくし、前記耐蝕マスク
の開口部（前記他表部）の大きさに応じエツチン
グ深さが制御できることを特徴とする前記特許請
求の範囲第１項記載の半導体装置の製造方法。 ４ −族間化合物半導体表部に所定形状の耐
蝕マスクを付設し、他表部をヨウ素、ヨウ化カリ
ウム、水、アルコール（CoH2o+1OH：ｎ≧１）
からなるエツチング液もしくはこれらのうちの少
なくとも一つを有するエツチング液を用いエツチ
ングし、ほぼ〈０１１〉及び〈０１１〉の方向
に、平滑で順傾斜形状の凹部を形成した後、前記
表部、前記凹部及び半導体の裏面の一部に所要の
領域もしくは電極、あるいはそのうちのいくつか
を形成することを特徴とする半導体装置の製造方
法。 ５ 前記凹部の一部にエピタキシヤル成長を行う
ことを特徴とする前記特許請求の範囲第４項記載
の半導体装置の製造方法。 ６ 前記凹部の一部に、シリコン窒化膜、シリコ
ン酸化膜、金属、樹脂などあるいはそのうちのい
くつかを形成させることを特徴とする前記特許請
求の範囲第４項記載の半導体装置の製造方法。[Claims] 1 - A corrosion-resistant mask of a predetermined shape is attached to the surface of the intergroup compound semiconductor, and the other surfaces are covered with iodine, potassium iodide, water, alcohol (C o H 2o+1 OH: n≧1)
or an etching solution containing at least one of these, approximately <011> and <01> can be etched.
1. A method for manufacturing a semiconductor device, characterized in that a smooth, forward-sloping recess can be formed in the direction of <1>. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the amount by which a portion of the semiconductor under the corrosion-resistant mask is etched, that is, the amount of under-etching, can be controlled by the composition of the etching solution. . 3. The etching depth can be controlled depending on the size of the opening (the other surface portion) of the corrosion-resistant mask by changing the composition of the etching solution to reduce the amount of underetching. A method for manufacturing a semiconductor device according to scope 1. 4 - A corrosion-resistant mask of a predetermined shape is attached to the surface of the intergroup compound semiconductor, and the other surfaces are coated with iodine, potassium iodide, water, and alcohol (C o H 2o+1 OH: n≧1).
or an etching solution containing at least one of these to form smooth, forward-sloping concave portions approximately in the <011> and <011> directions. 1. A method of manufacturing a semiconductor device, comprising forming a required region or an electrode, or some of them, in a recess and a part of the back surface of a semiconductor. 5. The method of manufacturing a semiconductor device according to claim 4, wherein epitaxial growth is performed on a part of the recess. 6. The method of manufacturing a semiconductor device according to claim 4, characterized in that a silicon nitride film, a silicon oxide film, a metal, a resin, etc. or some of them are formed in a part of the recess.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009988A JPH0228927A (en) | 1988-07-18 | 1988-07-18 | Manufacture of semiconductor device and etchant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009988A JPH0228927A (en) | 1988-07-18 | 1988-07-18 | Manufacture of semiconductor device and etchant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228927A JPH0228927A (en) | 1990-01-31 |
| JPH0478167B2 true JPH0478167B2 (en) | 1992-12-10 |
Family
ID=16077413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18009988A Granted JPH0228927A (en) | 1988-07-18 | 1988-07-18 | Manufacture of semiconductor device and etchant |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228927A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2369187A (en) * | 2000-11-18 | 2002-05-22 | Mitel Corp | Inspecting etch in a microstructure |
| TW552678B (en) | 2001-05-29 | 2003-09-11 | Sharp Kk | Semiconductor apparatus and process for producing the same, and process for making via hole |
| JP4032916B2 (en) * | 2001-11-28 | 2008-01-16 | 三菱化学株式会社 | Etching solution |
-
1988
- 1988-07-18 JP JP18009988A patent/JPH0228927A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228927A (en) | 1990-01-31 |
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