JPH0479018B2 - - Google Patents
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- JPH0479018B2 JPH0479018B2 JP58165335A JP16533583A JPH0479018B2 JP H0479018 B2 JPH0479018 B2 JP H0479018B2 JP 58165335 A JP58165335 A JP 58165335A JP 16533583 A JP16533583 A JP 16533583A JP H0479018 B2 JPH0479018 B2 JP H0479018B2
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- JP
- Japan
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- interrupt request
- output
- controllable switch
- request signal
- peripheral device
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、共通制御ラインを経てコンピユータ
の中央処理ユニツトに優先順位なしで割込み要求
信号を供給するコンピユータシステム用周辺装置
に関するものである。
の中央処理ユニツトに優先順位なしで割込み要求
信号を供給するコンピユータシステム用周辺装置
に関するものである。
“Einfuhrung in die Mikrocomputertechnk”
（Adam Osborne著、1977年、第５−10〜５−24
頁）にはコンピユータシステムにて割込み動作が
如何様にして開始されるかについて記載されてい
る。たいていのコンピユータシステムにおける外
部ユニツト、即ち周辺装置は、割込み要求信号に
よつてコンピユータの中央処理ユニツト（CPU）
にて目下実行されているプログラムのステツプを
中断させることができる。外部ユニツトは、これ
らが急送する割込要求信号を送信する共通制御ラ
インを経てコンピユータの中央処理ユニツトに接
続されている。
（Adam Osborne著、1977年、第５−10〜５−24
頁）にはコンピユータシステムにて割込み動作が
如何様にして開始されるかについて記載されてい
る。たいていのコンピユータシステムにおける外
部ユニツト、即ち周辺装置は、割込み要求信号に
よつてコンピユータの中央処理ユニツト（CPU）
にて目下実行されているプログラムのステツプを
中断させることができる。外部ユニツトは、これ
らが急送する割込要求信号を送信する共通制御ラ
インを経てコンピユータの中央処理ユニツトに接
続されている。
中央処理ユニツトは割込み肯定応答信号によつ
て各個々の割込み要求を承認する。割込みが１個
以上の外部ユニツトによつて同時に要求されない
限り、割込み動作は連続的に行なわれる。しかし
２個以上の外部ユニツトが共通制御ラインに同時
に割込み要求信号を発信する場合には、個々の割
込み動作の実行を何等かの方法で制御する必要が
ある。
て各個々の割込み要求を承認する。割込みが１個
以上の外部ユニツトによつて同時に要求されない
限り、割込み動作は連続的に行なわれる。しかし
２個以上の外部ユニツトが共通制御ラインに同時
に割込み要求信号を発信する場合には、個々の割
込み動作の実行を何等かの方法で制御する必要が
ある。
このような問題を解決する方法として２つの方
法が知られている。その１つの方法は外部ユニツ
トに割込み優先順位を割当てる方法である。この
場合には、中央処理ユニツトが数個の外部ユニツ
トから割込み要求信号を同時に受信する場合に、
それらの割込みを外部ユニツトに割当てられた優
先順位に基いて実行される。従つて、割込みを要
求していた外部ユニツトは優先順位と同じ順序で
中央処理ユニツトから割込み肯定応答信号を受信
する。
法が知られている。その１つの方法は外部ユニツ
トに割込み優先順位を割当てる方法である。この
場合には、中央処理ユニツトが数個の外部ユニツ
トから割込み要求信号を同時に受信する場合に、
それらの割込みを外部ユニツトに割当てられた優
先順位に基いて実行される。従つて、割込みを要
求していた外部ユニツトは優先順位と同じ順序で
中央処理ユニツトから割込み肯定応答信号を受信
する。
他の方法は優先順位を付けないで行なう方法で
ある。この場合、すべての外部ユニツトの優順位
は要求されている割込みに対して同じ優先順位を
有している。この場合にも前記最初の方法と同様
に、外部ユニツトを共通の制御ラインを介してコ
ンピユータの中央処理ユニツトに接続し、上記共
通の制御ラインに割込み要求信号を急送させる。
また、この方法の場合、中央処理ユニツトが割込
み肯定応答信号を戻すためのラインが中央処理ユ
ニツトから僅か１本出ているだけであり、このラ
インは多数の外部ユニツトの内の１つのユニツト
にまで延在しているだけであり、このユニツトか
らは別のラインがつぎのユニツトにまで延在して
おり、このようにして順次外部ユニツトが接続さ
れ、最後のユニツトからはラインが延在しないよ
うにして、割込みを要求し得るすべてのユニツト
を直接リンクさせるようにしている。このような
接続方法はデイジーチエーンと称されている。中
央処理ユニツトが急送する割込み肯定応答信号は
割込み要求信号を急送している外部ユニツトのア
ドレスを包含している。最初の外部ユニツトが割
込み肯定応答信号を受信すると、そのユニツトに
おける論理回路はその肯定応答信号がそのユニツ
ト固有のアドレスを含んでいるかどうかをチエツ
クする。肯定応答信号にそのユニツト固有のアド
レスが含まれていない場合には、その最初のユニ
ツトは割込み肯定応答信号をつぎのユニツトへと
通し、このユニツトの論理回路は割込み肯定応答
信号がそのユニツト固有のアドレスを含んでいる
かどうかをチエツクする。斯かるユニツトに固有
のアドレスが含まれている場合には、割込み肯定
応答信号をつぎのユニツトには通さないようにす
る。これがため、割込み肯定応答信号を送信する
ためのラインがない最終ユニツト以外のすべての
ユニツトには論理回路を設け、これにより割込み
肯定応答信号がそのユニツト固有のアドレスを含
んでいるかどうかを検出し、含んでいない場合に
は割込み肯定応答信号をつぎのユニツトに通し、
このユニツトがそれ固有のアドレスを割込み肯定
応答信号から検出した場合には、その割込み肯定
応答信号をつぎのユニツトへは通さないようにす
る必要がある。
ある。この場合、すべての外部ユニツトの優順位
は要求されている割込みに対して同じ優先順位を
有している。この場合にも前記最初の方法と同様
に、外部ユニツトを共通の制御ラインを介してコ
ンピユータの中央処理ユニツトに接続し、上記共
通の制御ラインに割込み要求信号を急送させる。
また、この方法の場合、中央処理ユニツトが割込
み肯定応答信号を戻すためのラインが中央処理ユ
ニツトから僅か１本出ているだけであり、このラ
インは多数の外部ユニツトの内の１つのユニツト
にまで延在しているだけであり、このユニツトか
らは別のラインがつぎのユニツトにまで延在して
おり、このようにして順次外部ユニツトが接続さ
れ、最後のユニツトからはラインが延在しないよ
うにして、割込みを要求し得るすべてのユニツト
を直接リンクさせるようにしている。このような
接続方法はデイジーチエーンと称されている。中
央処理ユニツトが急送する割込み肯定応答信号は
割込み要求信号を急送している外部ユニツトのア
ドレスを包含している。最初の外部ユニツトが割
込み肯定応答信号を受信すると、そのユニツトに
おける論理回路はその肯定応答信号がそのユニツ
ト固有のアドレスを含んでいるかどうかをチエツ
クする。肯定応答信号にそのユニツト固有のアド
レスが含まれていない場合には、その最初のユニ
ツトは割込み肯定応答信号をつぎのユニツトへと
通し、このユニツトの論理回路は割込み肯定応答
信号がそのユニツト固有のアドレスを含んでいる
かどうかをチエツクする。斯かるユニツトに固有
のアドレスが含まれている場合には、割込み肯定
応答信号をつぎのユニツトには通さないようにす
る。これがため、割込み肯定応答信号を送信する
ためのラインがない最終ユニツト以外のすべての
ユニツトには論理回路を設け、これにより割込み
肯定応答信号がそのユニツト固有のアドレスを含
んでいるかどうかを検出し、含んでいない場合に
は割込み肯定応答信号をつぎのユニツトに通し、
このユニツトがそれ固有のアドレスを割込み肯定
応答信号から検出した場合には、その割込み肯定
応答信号をつぎのユニツトへは通さないようにす
る必要がある。
上述したような方法では割込み肯定応答信号を
各ユニツトにてテストし、しかもその信号をテス
ト結果に応じてユニツトからユニツトへと順に通
す必要があるため、この方法は非常に複雑であ
る。また、最終ユニツトを除く各ユニツトはアド
レス確認用の論理回路を設ける必要があるため、
コストも高くなる。
各ユニツトにてテストし、しかもその信号をテス
ト結果に応じてユニツトからユニツトへと順に通
す必要があるため、この方法は非常に複雑であ
る。また、最終ユニツトを除く各ユニツトはアド
レス確認用の論理回路を設ける必要があるため、
コストも高くなる。
本発明の目的は割込み要求信号を供給する簡
単、かつ廉価なコンピユータシステム用周辺装置
を提供することにある。
単、かつ廉価なコンピユータシステム用周辺装置
を提供することにある。
本発明は、共通制御ラインを経てコンピユータ
の中央処理ユニツトに優先順位なしで割込み要求
信号を供給するコンピユータシステム用の周辺装
置であつて、割込み要求信号用出力端子を有し、
且つ割り込み要求パルス発生器と；入力端が前記
パルス発生器の出力端に結合されると共に出力端
が前記割込み要求信号用出力端子に結合される遅
延素子と；前記パルス発生器の出力端における割
込み要求パルスの存在を検知する検知手段と；当
該周辺装置以外の周辺装置からの割込み要求信号
が前記割込要求信号用出力端子に存在する場合
に、前記検知手段の作動及び前記パルス発生器の
出力端から前記遅延素子の入力端への割込み要求
パルスの伝送を阻止するための阻止手段と；前記
検知手段が前記パルス発生器の出力端における割
込み要求パルスの存在を検知することに応答して
前記阻止手段の阻止動作を制御する抑止手段；と
を具えていることを特徴とする。
の中央処理ユニツトに優先順位なしで割込み要求
信号を供給するコンピユータシステム用の周辺装
置であつて、割込み要求信号用出力端子を有し、
且つ割り込み要求パルス発生器と；入力端が前記
パルス発生器の出力端に結合されると共に出力端
が前記割込み要求信号用出力端子に結合される遅
延素子と；前記パルス発生器の出力端における割
込み要求パルスの存在を検知する検知手段と；当
該周辺装置以外の周辺装置からの割込み要求信号
が前記割込要求信号用出力端子に存在する場合
に、前記検知手段の作動及び前記パルス発生器の
出力端から前記遅延素子の入力端への割込み要求
パルスの伝送を阻止するための阻止手段と；前記
検知手段が前記パルス発生器の出力端における割
込み要求パルスの存在を検知することに応答して
前記阻止手段の阻止動作を制御する抑止手段；と
を具えていることを特徴とする。
本発明では、制御ラインに現われる割込み要求
信号が、コンピユータの中央処理ユニツトに割込
み要求信号を急送しているユニツト以外のすべて
のユニツトによる別の割込み要求信号の供給を阻
止するため、中央処理ユニツトからの割込み肯定
応答信号には割込みを要求した外部ユニツトのア
ドレスを包含させる必要がない。従つて、個々の
外部ユニツトでの割込み肯定応答信号の処理も必
要でなくなるため、これらの外部ユニツトに最早
アドレス確認用の論理回路を設ける必要がないか
ら、外部ユニツトは簡単、かつ廉価に製造するこ
とができる。
信号が、コンピユータの中央処理ユニツトに割込
み要求信号を急送しているユニツト以外のすべて
のユニツトによる別の割込み要求信号の供給を阻
止するため、中央処理ユニツトからの割込み肯定
応答信号には割込みを要求した外部ユニツトのア
ドレスを包含させる必要がない。従つて、個々の
外部ユニツトでの割込み肯定応答信号の処理も必
要でなくなるため、これらの外部ユニツトに最早
アドレス確認用の論理回路を設ける必要がないか
ら、外部ユニツトは簡単、かつ廉価に製造するこ
とができる。
図面につき本発明を説明する。
本発明による複数の周辺装置１…ｎの各出力は
制御ラインSLを経てコンピユータの中央処理ユ
ニツトCPUに接続する。図面の明瞭化のために、
第１図では１つの周辺装置の回路を示してあるだ
けであり、他の回路は記号２，…ｎに示してある
だけである。個々の回路の並列接続される出力は
いずれも抵抗Ｒ２を経てＬ（低）−レベルの電位点
に接続する。
制御ラインSLを経てコンピユータの中央処理ユ
ニツトCPUに接続する。図面の明瞭化のために、
第１図では１つの周辺装置の回路を示してあるだ
けであり、他の回路は記号２，…ｎに示してある
だけである。個々の回路の並列接続される出力は
いずれも抵抗Ｒ２を経てＬ（低）−レベルの電位点
に接続する。
割込み要求が完全に処理されてしまうまで割込
み要求信号としてＨ（高）−レベルの信号を出力す
るパルス発生器Ｇの出力は可制御スイツチＳ１の
入力に接続し、このスイツチの出力は遅延部材Ｔ
の入力とインバータＪ１の入力とに接続し、かつ
上記スイツチＳ１の出力は抵抗Ｒ１を経てＬ−レ
ベルの点に接続する。遅延部材Ｔの出力は可制御
スイツチＳ２の制御入力に接続する。このスイツ
チＳ２の入力レベルはＨ−レベルの点に接続し、
またこのスイツチの出力は制御ラインSLとイン
バータＪ２の入力とに接続する。なお、この接続
点は回路の出力を成す。上記インバータＪ２の出
力は可制御スイツチＳ３の入力に接続し、このス
イツチの出力は可制御スイツチＳ１の制御入力に
直接接続すると共に、抵抗Ｒ３を経てＨ−レベル
の点に接続する。インバータＪ１の出力は可制御
スイツチＳ３の制御入力に接続する。
み要求信号としてＨ（高）−レベルの信号を出力す
るパルス発生器Ｇの出力は可制御スイツチＳ１の
入力に接続し、このスイツチの出力は遅延部材Ｔ
の入力とインバータＪ１の入力とに接続し、かつ
上記スイツチＳ１の出力は抵抗Ｒ１を経てＬ−レ
ベルの点に接続する。遅延部材Ｔの出力は可制御
スイツチＳ２の制御入力に接続する。このスイツ
チＳ２の入力レベルはＨ−レベルの点に接続し、
またこのスイツチの出力は制御ラインSLとイン
バータＪ２の入力とに接続する。なお、この接続
点は回路の出力を成す。上記インバータＪ２の出
力は可制御スイツチＳ３の入力に接続し、このス
イツチの出力は可制御スイツチＳ１の制御入力に
直接接続すると共に、抵抗Ｒ３を経てＨ−レベル
の点に接続する。インバータＪ１の出力は可制御
スイツチＳ３の制御入力に接続する。
“入力”および“出力”とは各スイツチに対す
る信号の流れを意味するものとする。
る信号の流れを意味するものとする。
つぎに第１図に示す回路の機能につき詳細に説
明する。
明する。
可制御スイツチＳ１，Ｓ２およびＳ３は、それ
らの制御入力のレベルがＬ−レベルの際には開く
が、それらの制御入力のレベルがＨ−レベルの場
合には閉成する。
らの制御入力のレベルがＬ−レベルの際には開く
が、それらの制御入力のレベルがＨ−レベルの場
合には閉成する。
先ず、各回路１，…ｎがいずれも制御ライン
SLにＨ−レベルのパルス形態の割込み要求信号
を急送してなく、従つて、制御ラインSLのレベ
ルが抵抗Ｒ２を経てＬ−レベルにあるものとす
る。この場合、各回路１，…ｎに対してつぎのよ
うなことが云える。
SLにＨ−レベルのパルス形態の割込み要求信号
を急送してなく、従つて、制御ラインSLのレベ
ルが抵抗Ｒ２を経てＬ−レベルにあるものとす
る。この場合、各回路１，…ｎに対してつぎのよ
うなことが云える。
パルス発生器ＧはＨ−レベルの信号を出力して
いないため、スイツチＳ１の入力および出力レベ
ルはＬ−レベルとなり、従つてスイツチＳ２の制
御入力レベルもＬ−レベルとなるが、インバータ
Ｊ１があるために、スイツチＳ３の制御入力レベ
ルはＨ−レベルとなる。これがため、スイツチＳ
２は開くも、スイツチＳ３は閉じたままである。
この際スイツチＳ１も閉じたままである。その理
由は、スイツチＳ１の制御入力が上記閉成スイツ
チＳ３およびインバータＪ２を経て制御ライン
SLに接続されており、この制御ラインのレベル
が抵抗Ｒ２を経てＬ−レベルの点に接続されてい
るために上記スイツチＳ１の制御入力のレベルが
Ｈ−レベルにあるからである。第１図は上述した
各スイツチの状態を示している。
いないため、スイツチＳ１の入力および出力レベ
ルはＬ−レベルとなり、従つてスイツチＳ２の制
御入力レベルもＬ−レベルとなるが、インバータ
Ｊ１があるために、スイツチＳ３の制御入力レベ
ルはＨ−レベルとなる。これがため、スイツチＳ
２は開くも、スイツチＳ３は閉じたままである。
この際スイツチＳ１も閉じたままである。その理
由は、スイツチＳ１の制御入力が上記閉成スイツ
チＳ３およびインバータＪ２を経て制御ライン
SLに接続されており、この制御ラインのレベル
が抵抗Ｒ２を経てＬ−レベルの点に接続されてい
るために上記スイツチＳ１の制御入力のレベルが
Ｈ−レベルにあるからである。第１図は上述した
各スイツチの状態を示している。
つぎに回路が割込みを要求する場合につき説明
する。この場合にはパルス発生器ＧがＨ−レベル
の信号を発生し、この信号は閉成スイツチＳ１を
経て遅延はされないも、インバータＪ１のために
反転形態でスイツチＳ３の制御入力に達すると共
に、遅延部材Ｔにより遅延されてスイツチＳ２の
制御入力にも達する。従つて、先ずスイツチＳ３
は遅延なしで開くも、スイツチＳ２は遅延部材Ｔ
による遅延後に閉成される。この際、スイツチＳ
２が閉じるため、制御ラインSLのレベルはＨ−
レベルとなり、これが中央処理ユニツトCPUに
よつて割込み要求信号として判断される。スイツ
チＳ３はスイツチＳ２が閉じる前に開くため、Ｈ
−レベルの信号がスイツチＳ１の制御端子に帰還
されることはない。従つて、スイツチＳ１は閉じ
たままである。
する。この場合にはパルス発生器ＧがＨ−レベル
の信号を発生し、この信号は閉成スイツチＳ１を
経て遅延はされないも、インバータＪ１のために
反転形態でスイツチＳ３の制御入力に達すると共
に、遅延部材Ｔにより遅延されてスイツチＳ２の
制御入力にも達する。従つて、先ずスイツチＳ３
は遅延なしで開くも、スイツチＳ２は遅延部材Ｔ
による遅延後に閉成される。この際、スイツチＳ
２が閉じるため、制御ラインSLのレベルはＨ−
レベルとなり、これが中央処理ユニツトCPUに
よつて割込み要求信号として判断される。スイツ
チＳ３はスイツチＳ２が閉じる前に開くため、Ｈ
−レベルの信号がスイツチＳ１の制御端子に帰還
されることはない。従つて、スイツチＳ１は閉じ
たままである。
上述したように、或る１つのユニツトが割込み
要求信号を急送している場合に、割込みを要求し
てない残りの外部ユニツトではつぎに述べるよう
な工程が同じように行なわれる。
要求信号を急送している場合に、割込みを要求し
てない残りの外部ユニツトではつぎに述べるよう
な工程が同じように行なわれる。
Ｈ−レベルにある制御ラインSLはインバータ
Ｊ２および閉成されたスイツチＳ３を経てスイツ
チＳ１の制御入力に接続されるため、この制御入
力のレベルはＬ−レベルとなり、スイツチＳ１は
開放する。スイツチＳ１が開くや否や、パルス発
生器ＧのＨ−レベルの出力が最早スイツチＳ２お
よびＳ３の制御入力に達しなくなるために、割込
み要求信号の出力は抑圧される。
Ｊ２および閉成されたスイツチＳ３を経てスイツ
チＳ１の制御入力に接続されるため、この制御入
力のレベルはＬ−レベルとなり、スイツチＳ１は
開放する。スイツチＳ１が開くや否や、パルス発
生器ＧのＨ−レベルの出力が最早スイツチＳ２お
よびＳ３の制御入力に達しなくなるために、割込
み要求信号の出力は抑圧される。
従つて、制御ラインSLに現われる割込み要求
信号は、割込みを要求しているユニツトを除くす
べての外部ユニツトによる割込み要求信号の出力
を阻止する。これがため個々の外部ユニツトでの
割込み肯定応答信号に含まれるアドレスの評価処
理並びに外部ユニツトをデイジーチエーンするこ
とは本発明による回路では省くことができる。
信号は、割込みを要求しているユニツトを除くす
べての外部ユニツトによる割込み要求信号の出力
を阻止する。これがため個々の外部ユニツトでの
割込み肯定応答信号に含まれるアドレスの評価処
理並びに外部ユニツトをデイジーチエーンするこ
とは本発明による回路では省くことができる。
第２図は遅延部材を４個の直列接続したインバ
ータＪで構成するようにした同じく本発明による
回路を示し、この例でも図面の簡略化のために、
単一の外部ユニツト１だけを示してある。
ータＪで構成するようにした同じく本発明による
回路を示し、この例でも図面の簡略化のために、
単一の外部ユニツト１だけを示してある。
本例ではパルス発生器ＧをキーTAで形成し、
このキーの入力にはＨ−レベルの信号を供給し、
キーの出力はスイツチＳ１の入力に接続する。
このキーの入力にはＨ−レベルの信号を供給し、
キーの出力はスイツチＳ１の入力に接続する。
第２図に示すスイツチＳ１のスイツチ位置では
回路が割込み要求信号を供給する。
回路が割込み要求信号を供給する。
上述した回路には、ＬとＨを入れ替えて、各制
御入力にＨ−レベルの信号が与えられる場合に開
き、各制御入力にＬ−レベルの信号が与えられる
場合に閉じる可制御スイツチを設けるようにする
こともできる。しかし、この場合には割込み要求
信号のレベルがＬ−レベルとなる。
御入力にＨ−レベルの信号が与えられる場合に開
き、各制御入力にＬ−レベルの信号が与えられる
場合に閉じる可制御スイツチを設けるようにする
こともできる。しかし、この場合には割込み要求
信号のレベルがＬ−レベルとなる。
第２図の例では、例えばスイツチＳ１，Ｓ２，
Ｓ３をタイプMC14066BのCMOSスイツチとし、
かつインバータをタイプMC14049UBのものとす
る。両ユニツトに供給する供給電圧は10ボルトと
する。
Ｓ３をタイプMC14066BのCMOSスイツチとし、
かつインバータをタイプMC14049UBのものとす
る。両ユニツトに供給する供給電圧は10ボルトと
する。
急送される割込み要求信号の遅延時間は代表的
には140nsであり、最大でも250nsである。また、
素子Ｊ２，Ｓ３，Ｓ１を経て受信される割込み要
求信号の遅延時間は代表的には60nsであり、最大
でも120nsである。割込の実行（肯定応答、デー
タ伝送、データ処理）には上記遅延時間よりも遥
かに長い時間がかかることは勿論である。従つ
て、本例の場合には２つの順次の割込み要求信号
が少なくとも400ns離間されることになる。この
ことはキー入力を用いる場合にも云えることであ
り、また、他の多くのシステムの場合にも云える
ことは勿論である。
には140nsであり、最大でも250nsである。また、
素子Ｊ２，Ｓ３，Ｓ１を経て受信される割込み要
求信号の遅延時間は代表的には60nsであり、最大
でも120nsである。割込の実行（肯定応答、デー
タ伝送、データ処理）には上記遅延時間よりも遥
かに長い時間がかかることは勿論である。従つ
て、本例の場合には２つの順次の割込み要求信号
が少なくとも400ns離間されることになる。この
ことはキー入力を用いる場合にも云えることであ
り、また、他の多くのシステムの場合にも云える
ことは勿論である。
スイツチＳ３の切替特性がスイツチＳ１および
Ｓ２とは逆の特性を呈する場合、即ち、スイツチ
Ｓ３がその制御入力にＨ−レベルの信号が与えら
れる場合に閉じ、他方スイツチＳ１およびＳ２が
それらの制御入力にＨ−レベルの信号が与えられ
る場合に開くようにする場合には、インバータＪ
１を省くことができる。同様に、スイツチ３がそ
の制御入力にＬ−レベルの信号が与えられる場合
に閉じ、またスイツチＳ１およびＳ２がそれらの
制御入力にＬ−レベルの信号が与えられる場合に
開くようにする場合にもインバータＪ１は省くこ
とができる。
Ｓ２とは逆の特性を呈する場合、即ち、スイツチ
Ｓ３がその制御入力にＨ−レベルの信号が与えら
れる場合に閉じ、他方スイツチＳ１およびＳ２が
それらの制御入力にＨ−レベルの信号が与えられ
る場合に開くようにする場合には、インバータＪ
１を省くことができる。同様に、スイツチ３がそ
の制御入力にＬ−レベルの信号が与えられる場合
に閉じ、またスイツチＳ１およびＳ２がそれらの
制御入力にＬ−レベルの信号が与えられる場合に
開くようにする場合にもインバータＪ１は省くこ
とができる。
しかし、大抵の場合にはインバータＪ１を設け
るようにするのが好適である。その理由は、イン
バータを用いる場合には例えば所謂アナログスイ
ツチのような同一切替特性を呈するスイツチを使
用することができるからである。
るようにするのが好適である。その理由は、イン
バータを用いる場合には例えば所謂アナログスイ
ツチのような同一切替特性を呈するスイツチを使
用することができるからである。
本発明は上述した例のみに限定されるものでな
く、幾多の変更を加え得ること勿論である。例え
ば、スイツチＳ１の出力信号が遅延素子Ｔの前段
に設ける単安定素子をセツト状態にする場合には
スイツチＳ３を省くことができる。前述したよう
な遅延時間について考えてみるに、上記単安定素
子の非安定期間は数マイクロ秒に相当する。
く、幾多の変更を加え得ること勿論である。例え
ば、スイツチＳ１の出力信号が遅延素子Ｔの前段
に設ける単安定素子をセツト状態にする場合には
スイツチＳ３を省くことができる。前述したよう
な遅延時間について考えてみるに、上記単安定素
子の非安定期間は数マイクロ秒に相当する。
第１図は本発明によるコンピユータシステム用
周辺装置の回路の一例を示すブロツク線図、第２
図は同じくその変形例を示すブロツク線図であ
る。 １，２，…ｎ……割込み要求信号供給回路、
CPU……中央処理ユニツト、Ｇ……パルス発生
器、Ｓ１，Ｓ２，Ｓ３……スイツチ、Ｒ１，Ｒ
２，Ｒ３……抵抗、Ｊ１，Ｊ２，Ｊ……インバー
タ、Ｔ……遅延部材、TA……キー。
周辺装置の回路の一例を示すブロツク線図、第２
図は同じくその変形例を示すブロツク線図であ
る。 １，２，…ｎ……割込み要求信号供給回路、
CPU……中央処理ユニツト、Ｇ……パルス発生
器、Ｓ１，Ｓ２，Ｓ３……スイツチ、Ｒ１，Ｒ
２，Ｒ３……抵抗、Ｊ１，Ｊ２，Ｊ……インバー
タ、Ｔ……遅延部材、TA……キー。
Claims (1)
- 【特許請求の範囲】 １ 共通制御ラインを経てコンピユータの中央処
理ユニツトに優先順位なしで割込み要求信号を供
給するコンピユータシステム用の周辺装置であつ
て、割込み要求信号用出力端子を有し、且つ割り
込み要求パルス発生器と；入力端が前記パルス発
生器の出力端に結合されると共に出力端が前記割
込み要求信号用出力端子に結合される遅延素子
と；前記パルス発生器の出力端における割込み要
求パルスの存在を検知する検知手段と；当該周辺
装置以外の周辺装置からの割込み要求信号が前記
割込要求信号用出力端子に存在する場合に、前記
検知手段の作動及び前記パルス発生器の出力端か
ら前記遅延素子の入力端への割込み要求パルスの
伝送を阻止するための阻止手段と；前記検知手段
が前記パルス発生器の出力端における割込み要求
パルスの存在を検知することに応答して前記阻止
手段の阻止作動を抑制する抑止手段；とを具えて
いることを特徴とするコンピユータシステム用周
辺装置。 ２ 前記パルス発生器の出力端における前記割込
み要求パルスが第１電位レベルを有し、前記阻
止、検知及び抑止手段が、第１可制御スイツチ、
第２可制御スイツチ及びインバータをそれぞれ具
え、前記第１可制御スイツチが前記パルス発生器
の出力端を前記遅延素子の入力端と、前記第２可
制御スイツチの制御入力端とに結合させ、前記第
１可制御スイツチの出力端を第１抵抗を介して第
２電位レベルの点にも接続し、前記第２可制御ス
イツチが前記インバータの出力端を前記第１可制
御スイツチの制御入力端に結合させ、前記第２可
制御スイツチの出力端を第２抵抗を介して第１電
位レベルの点にも接続し、前記インバータの入力
端を前記割込み要求信号用出力端子に接続し、且
つ前記遅延素子の出力端から前記割込み要求信号
用出力端子へのカツプリングが前記遅延素子の出
力端から第２可制御スイツチの制御入力端へのカ
ツプリングを含み、前記第３可制御スイツチが前
記第１電位レベルの点を前記割り込み要求信号用
出力端子に結合させるようにしたことを特徴とす
る特許請求の範囲第１項に記載のコンピユータシ
ステム用周辺装置。 ３ 前記第１可制御スイツチから前記第２可制御
スイツチの制御入力端へのカツプリングが第２イ
ンバータを含むことを特徴とする特許請求の範囲
第２項に記載のコンピユータシスム用周辺装置。 ４ 前記第１、第２及び第３可制御スイツチは、
それらの制御入力端が第２電位レベルとなる時に
開放し、且つそれらの制御入力端が第１電位レベ
ルとなる時に閉成するようにしたことを特徴とす
る特許請求の範囲第３項に記載のコンピユータシ
ステム用周辺装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3233542.3 | 1982-09-10 | ||
| DE19823233542 DE3233542A1 (de) | 1982-09-10 | 1982-09-10 | Verfahren und schaltungsanordnung zur abgabe von unterbrechungs-anforderungssignalen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965355A JPS5965355A (ja) | 1984-04-13 |
| JPH0479018B2 true JPH0479018B2 (ja) | 1992-12-14 |
Family
ID=6172858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165335A Granted JPS5965355A (ja) | 1982-09-10 | 1983-09-09 | コンピュータシステム用周辺装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4626987A (ja) |
| JP (1) | JPS5965355A (ja) |
| DE (1) | DE3233542A1 (ja) |
| FR (1) | FR2533046B1 (ja) |
| GB (1) | GB2127595B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2173929A (en) * | 1985-04-20 | 1986-10-22 | Itt Ind Ltd | Computer systems |
| US4764893A (en) * | 1985-04-26 | 1988-08-16 | International Business Machines Corporation | Noise-immune interrupt level sharing |
| JPH02503121A (ja) * | 1987-10-06 | 1990-09-27 | ベル、コミュニケーションズ、リサーチ、インコーポレーテッド | マルチプルプロセッサシステムにおける各プロセッサ用選択受信器 |
| US5584028A (en) * | 1990-05-14 | 1996-12-10 | At&T Global Information Solutions Company | Method and device for processing multiple, asynchronous interrupt signals |
| US5265255A (en) * | 1990-09-24 | 1993-11-23 | International Business Machines Corp. | Personal computer system with interrupt controller |
| US5404457A (en) * | 1992-02-14 | 1995-04-04 | Advanced Micro Devices, Inc. | Apparatus for managing system interrupt operations in a computing system |
| US5588125A (en) * | 1993-10-20 | 1996-12-24 | Ast Research, Inc. | Method and apparatus for increasing bus bandwidth on a system bus by inhibiting interrupts while posted I/O write operations are pending |
| US5535380A (en) * | 1994-12-16 | 1996-07-09 | International Business Machines Corporation | System to reduce latency for real time interrupts |
| JP2809187B2 (ja) * | 1996-04-15 | 1998-10-08 | 日本電気株式会社 | 割込み線共有回路および割込み線共有方法 |
| EP0884684B1 (en) * | 1997-06-13 | 2004-10-27 | Alcatel | Multiple interrupt handling method and apparatus |
| US6195715B1 (en) | 1998-11-13 | 2001-02-27 | Creative Technology Ltd. | Interrupt control for multiple programs communicating with a common interrupt by associating programs to GP registers, defining interrupt register, polling GP registers, and invoking callback routine associated with defined interrupt register |
| US7752371B2 (en) * | 2003-12-29 | 2010-07-06 | Broadcom Corporation | System and method for interrupt abstraction |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4090238A (en) * | 1976-10-04 | 1978-05-16 | Rca Corporation | Priority vectored interrupt using direct memory access |
| US4099255A (en) * | 1976-12-10 | 1978-07-04 | Honeywell Information Systems Inc. | Interrupt apparatus for enabling interrupt service in response to time out conditions |
| DE2744111A1 (de) * | 1977-09-30 | 1979-04-05 | Siemens Ag | Schaltungsanordnung zur eingabe von unterbrechungsbefehlen und ausgabe von unterbrechungsbestaetigungen fuer computer-systeme |
| JPS5638627A (en) * | 1979-09-05 | 1981-04-13 | Canon Inc | Interrupting system |
| JPS5674753A (en) * | 1979-11-21 | 1981-06-20 | Nec Corp | Concurrence processing circuit |
| US4375639A (en) * | 1981-01-12 | 1983-03-01 | Harris Corporation | Synchronous bus arbiter |
-
1982
- 1982-09-10 DE DE19823233542 patent/DE3233542A1/de active Granted
-
1983
- 1983-08-29 US US06/527,619 patent/US4626987A/en not_active Expired - Lifetime
- 1983-09-07 FR FR8314256A patent/FR2533046B1/fr not_active Expired
- 1983-09-07 GB GB08323936A patent/GB2127595B/en not_active Expired
- 1983-09-09 JP JP58165335A patent/JPS5965355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2533046B1 (fr) | 1989-07-28 |
| GB2127595B (en) | 1986-04-30 |
| GB8323936D0 (en) | 1983-10-12 |
| GB2127595A (en) | 1984-04-11 |
| DE3233542C2 (ja) | 1991-05-16 |
| JPS5965355A (ja) | 1984-04-13 |
| US4626987A (en) | 1986-12-02 |
| FR2533046A1 (fr) | 1984-03-16 |
| DE3233542A1 (de) | 1984-03-15 |
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