JPH048966B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は可変遅延回路、特に遅延時間を示す制
御信号に応答して遅延時間が変化する可変遅延回
路に関する。

パルス符号変調（PCM）通信方式に用いられ
る符号化装置などにおいて、被変調信号に類似の
パターンが繰返し現われる場合には、繰返しパタ
ーンの変化分だけを抽出して符号化することによ
り、被変調信号の冗長性を除去し、高能率符号化
を行なうことができる。例えば、被変調信号がテ
レビジヨン信号の場合、画像のフレームを予め複
数のブロツクに分割しておき、フレーム間で最も
高い相関度をもつブロツクの動きを検出するため
の動き検出回路を設け、この動き検出回路の検出
結果に応答して高能率符号化を行なう方式が提案
されている。動き検出回路では、あるフレームの
所定のブロツクと次のフレームにおける該所定の
ブロツクおよびその周囲のブロツクとの相関度
を、フレーム間で対応させた２つのブロツクのテ
レビジヨン信号の差分和を計算することによつて
算出する。このときに、フレーム間で対応する２
つのブロツクのテレビジヨン信号のタイミングを
揃えるために、可変遅延回路が必要である。

第１図は従来の可変遅延回路を説明するための
ブロツク図である。同図に示す可変遅延回路１
は、複数の遅延器１１−１ないし１１−ｎ（ただ
しｎは予め定めた正の整数）とセレクタ２０とを
備えている。入力信号は、テレビジヨン信号を予
め定めた周期のクロツク信号により標本化し且つ
予め定めたビツト数のデイジタル信号に符号化し
た信号であり、遅延器１１−１ないし１１−ｎへ
それぞれ送られる。遅延器１１−１ないし１１−
ｎはそれぞれシフトレジスタであり、クロツク信
号の周期の整数倍の遅延時間だけ入力信号を遅延
させてセレクタ２０へ送る。遅延器１１ないし１
ｎの遅延時間は互いに異なる値に予め設定されて
いる。制御信号は、遅延器１１−１ないし１１−
ｎのうちのいずれか１つを指定するデイジタル信
号であり、セレクタ２０へ選択信号として送られ
る。セレクタ２０はデータセレクタであり、遅延
器１１−１ないし１１−ｎからそれぞれ送られて
くる信号のうちから、制御信号で指定された１つ
だけを選択し、これを出力信号として送出する。
このときの出力信号は、制御信号で指定された遅
延器の遅延時間だけ、入力信号を遅延させた信号
である。

このような従来の可変遅延回路１は、それぞれ
が所定の遅延時間をもつ複数の遅延器１１−１な
いし１１−ｎを備え、このうちの１つを選択する
ことにより遅延時間を変え得るようにしてある。
しかし、例えば前記の動き検出回路に適用する場
合、動き検出を細かく行なうためにブロツク数を
増やすと、これに伴なつてフレーム間でブロツク
を対応させる組合せの数が増大し、フレーム間で
テレビジヨン信号のタイミングを揃えるための遅
延時間の個数が増大する。このような場合には、
遅延器の数が増えて、可変遅延回路１が大形化す
るという欠点がある。

本発明の目的は、上記の欠点を除去し使用部品
個数が少なく小形な可変遅延回路を提供すること
にある。

本発明の可変遅延回路は、外部から与えられる
書込みおよび読出しのタイミングを示すクロツク
信号に応答して外部から受信するデイジタル信号
を書込みアドレスの箇所に書込み且つ読出しアド
レスの箇所に書込まれている前記デイジタル信号
を読出し送出する記憶手段と、前記クロツク信号
を一定周期でリセツトされるカウンタにより計数
するカウンタ手段と、前記カウンタ手段の計数値
に一定値を加算し第１のアドレスを発生する第１
のアドレス発生手段と、外部から与えられる遅延
時間を示す制御信号と前記カウンタ手段の計数値
とを加算し第２のアドレスを発生する第２のアド
レス発生手段と、前記クロツク信号が前記書込み
のタイミングを示しているときには前記第１のア
ドレス信号を前記記憶手段へ送り前記クロツク信
号が前記読出しのタイミングを示しているときに
は前記第２のアドレス信号を前記記憶手段へ送る
アドレス指示手段とを備えている。

次に図面を参照して本発明を詳細に説明する。

第２図は本発明の一実施例を示すブロツク図で
ある。本実施例の可変遅延回路３には、第１図の
場合と同様に、所定の周期毎に所定のビツト数の
デイジタル信号が入力信号として入力されるとと
もに、遅延時間を指定するための整数ｄを示す制
御信号と、入力信号に同期したクロツク信号とが
送られてくる。入力信号は書込み読出し両用メモ
リ（RAM）３１へ送られ、制御信号は加算器３
３の一方の入力端へ送られ、またクロツク信号は
カウンタ３２、セレクタ２１およびRAM３１へ
送られる。カウンタ３２は2m進カウンタ（ただ
しｍは予め定めた正の整数）、すなわち2m番目の
計数入力が印加されたときに計数値が初期値
「０」にリセツトされるカウンタであり、クロツ
ク信号のパルスを計数し、計数値を示す信号を加
算器３３および３４のそれぞれの一方の入力端へ
送る。加算器３３は、制御信号とカウンタ３２の
計数値信号とを加算した信号ａをセレクタ２１へ
送る。加算器３４は、予め定めた整数ｍを示す信
号Dmとカウンタ３２の計数値信号とを加算した
信号ｂをセレクタ２１へ送る。加算器３３および
３４はいずれも、整数2mを法とする剰余加算を
行なう。信号ｂはRAM３１への入力信号の書込
みアドレスを示し、信号ａはRAM３１からの出
力信号の読出しアドレスを示す。セレクタ２１
は、クロツク信号が入力信号の書込み（あるいは
出力信号の読出し）を示しているときには、信号
ｂ（あるいは信号ａ）を選択しこれを信号ｃとし
てRAM３１へ送る。

クロツク信号が入力信号の書込み（あるいは出
力信号の読出し）を示しているときには、入力信
号は信号ｃが示すRAM３１内のアドレスの箇所
へ書込まれる（あるいは信号ｃが示すRAM３１
内のアドレスの箇所に書込まれている信号が読出
され出力信号として送出される）。

第３図は、第２図に示す回路の動作を説明する
ためのタイムチヤートである。クロツク信号は、
所定の周期Ｔごとに所定の時間だけ高レベル(H)電
圧となるパルス列であり、入力信号と同期してい
る。またクロツク信号は、Ｈ電圧のときには
RAM３１への入力信号の書込みを示し、低レベ
ル(L)電圧のときにはRAM３１からの読出しを示
す。第２図におけるカウンタ３２の計数値信号が
初期値「０」を示しているときには、信号ａは制
御信号が示す整数ｄを示しており、また信号ｂは
信号Dmが示す整数ｍを示している。この間にお
いて、クロツク信号がＨ電圧のときには信号ｃは
整数ｍを示しており、クロツク信号がＬ電圧のと
きには信号ｃは整数ｄを示しているから、第３図
におけるRAM３１は、クロツク信号がＨ電圧の
ときには入力信号をｍ番地の箇所へ書込み、この
あとクロツク信号がＬ電圧になつたときｄ番地の
箇所に書込まれている信号を読出し送出する。

クロツク信号のパルスが立上る毎に、第２図に
おけるカウンタ３２の計数値が１つずつ増え、こ
れに応じてRAM３１の書込みおよび読出しが順
次行われるが、加算器３３および３４は整数2m
を法とする剰余加算を行なうから、RAM３１の
書込みアドレスおよび読出しアドレスは、（2m−
１）番地に到達したあと再び「０」番地に戻る。
従つて、上記のごとくRAM３１において入力信
号をｍ番地の箇所に書込み、その直後にｄ番地の
箇所の信号の読出したときの出力信号は、整数ｄ
が整数ｍよりも小さい場合（あるいは整数ｄが整
数ｍよりも大きい場合）には、このときのタイミ
ングパルスから（ｍ−ｄ）個（あるいは（3m−
ｄ）個）だけ前のタイミングパルスの立上り直後
に書込まれた入力信号、すなわち実質的に入力信
号を（ｍ−ｄ）×Ｔ（あるいは（3m−ｄ）×Ｔ）の
時間だけ遅延させた信号である。この遅延時間は
制御信号が示す整数ｄを変更することによつて変
えることができ、中心遅延時間すなわち整数ｄが
ゼロのときの遅延時間が（ｍ×Ｔ）で、遅延時間
の可変ステツプがＴで且つ可変範囲が±（ｍ×Ｔ）
の可変遅延時間特性を得ることができる。

このように本発明は、１クロツク内でメモリへ
の書き込み、読み出しを制御し、また、書き込み
アドレス、読み出しアドレスのメモリへの供給も
１クロツク内で完結している。このため、１クロ
ツクでデータをメモリへ書き込み、任意の遅延量
で読み出すことが可能となる。また、クロツクの
速度もテレビ信号のデータ速度と同じで良く、
10Mb／ｓ以上の速度の回路を容易に構成可能と
なる。

以上に説明したごとく、本実施例ではRAM３
１における入力信号の書込みおよび出力信号の読
出しの時間差を制御信号により制御することによ
り、従来よりも使用部品数が少なく小形な可変遅
延回路を実現している。なお本実施例のごとく中
心遅延時間を（ｍ×Ｔ）とする必要がない場合に
は、第２図における加算器３４を除去し、カウン
タ３２の計数値信号を直接セレクタ２１へ信号ｂ
として送れば良く、同様の効果が得られることは
明らかである。また、入力信号がアナログ信号の
場合には、アナログ−デイジタル変換手段を付加
することにより、本発明を適用することができる
のは明らかである。

以上の説明から明らかなように、本発明には従
来よりも使用部品個数が少なく小形な可変遅延回
路を実現できるという効果がある。

【図面の簡単な説明】

第１図は従来の可変遅延回路を示すブロツク
図、第２図および第３図は本発明の一実施例を示
すブロツク図およびタイムチヤートである。 １，３……可変遅延回路、１１−１〜１１−ｎ
……遅延器、２０，２１……セレクタ、３１……
書込み読出し両用メモリ、３２……カウンタ、３
３，３４……加算器。

Claims (1)

1. 【特許請求の範囲】 １ 外部から与えられる書込みおよび読出しのタ
   イミングを示すクロツク信号に応答して外部から
   受信するデイジタル信号を書込みアドレスの箇所
   に書込み且つ読出しアドレスの箇所に書込まれて
   いる前記デイジタル信号を読出し送出する記憶手
   段と、 前記クロツク信号を一定周期でリセツトされる
   カウンタにより計数するカウンタ手段と、 前記カウンタ手段の計数値に一定値を加算し第
   １のアドレスを発生する第１のアドレス発生手段
   と、 外部から与えられる遅延時間を示す制御信号と
   前記カウンタ手段の計数値とを加算し第２のアド
   レスを発生する第２のアドレス発生手段と、 前記クロツク信号が前記書込みのタイミングを
   示しているときには前記第１のアドレス信号を前
   記記憶手段へ送り前記クロツク信号が前記読出し
   のタイミングを示しているときには前記第２のア
   ドレス信号を前記記憶手段へ送るアドレス指示手
   段とを備えたことを特徴とする可変遅延回路。