JPH0510866B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は感熱記録装置に係り、特に、記録画像
（画素）濃度に階調を発生する感熱記録の制御回
路に関する。

〔発明の背景〕

感熱記録は熱によつて発色する紙に熱量を与え
て文字や画像を作成するもので、通常この熱を与
える手段には発熱抵抗体に電流を流すことが多く
とられる。

記録される像の濃度（階調）は抵抗体より与え
る熱量（エネルギ）の大きさを与えることで実現
でき、通常、電流の大きさや通電時間を変えるこ
とが多い。電流を変える場合は、抵抗体に加える
電圧を変える。また、通電時間を変える場合はタ
イマ等を利用する。いずれの場合も制御が複雑に
なり、回路規模も増大する。特に、フアクシミリ
等の感熱記録装置では、同時に通電制微される発
熱抵抗体の数が数十個から数百個に及ぶので、制
御回路も相当大規模になり、信頼度を損なうこと
が少なくない。

第１図は従来の階調制御方式であり、多くのタ
イマを用いて感熱抵抗体を制御するものである。
図中１は感熱抵抗群で、感熱抵抗体１Ａ，１Ｂ，
１Ｃ，……等よりなる。この抵抗群は感熱ヘツド
中に存在する。駆動回路群２は駆動回路２Ａ，２
Ｂ，２Ｃ，……等よりなり、感熱抵抗体に駆動の
ための電気エネルギを与える。タイマー群３はタ
イマー３Ａ，３Ｂ，３Ｃ，……等よりなる。タイ
マー群３は入力端子群４をもつており、これは入
力端子４Ａ，４Ｂ，４Ｃ，……等より成る。

入力端子４Ａにはタイマー３Ａが対応し、端子
４Ａの入力信号（アナログ信号もしくはデイジタ
ル信号）の大きさに応じて、パルスを発生し、こ
れを駆動回路２Ａに送り込む。即ち、パルスの持
続時間が入力信号の大きさに比例するようになつ
ており、パルス幅の変調が行なえる。パルスは駆
動回路２Ａに与えられ、ここで電力的に増幅され
て、感熱抵抗１Ａに与えられ、熱を発生する。

つまり、入力信号の大きさにより駆動パルスの
パルス幅（持続時間）が変わり、これに伴つて発
生熱量（エネルギ）が変わり、記録画像の濃度を
制御できる。

この例では、制御が簡単である特長をもつが通
常タイマーは集積化することが困難であり、ま
た、集積化できても多数のタイマーはをひとつの
IC内に納めるのは至難の技に近い。

これらの欠点を克服するために各種各様の階調
制御方式が提案されている。例えば、その一例と
して特開昭56−92080の“感熱プリンタによる階
調画像の形成方法”ではサーマルヘツドに画像濃
度に比例したパルス幅の通電時間を与えて階調画
像を形成する方法において、濃度信号をパルス幅
よりも充分に小さなパルス幅をもつた複数のパル
ス信号に変調して発熱体を駆動する方法が述べら
れている。この方式では、パルス幅をパルス数に
変換して制御するため、タイマの機能をカウンタ
とクロツクパルスでもたせることができ、タイマ
ーが不用である。ただし、この方式でも回路構
成、信号処理は相当複雑になる。

〔発明の概要〕

本発明の要点はシフトレジスタ、デコーダ、デ
ータセレクタ等を用いて、感熱抵抗体に加えるべ
き電圧（電流）の印加時間を階調信号の内容に応
じて変化させ、この動作を時間に沿つて階調回数
だけ行なうにある。

〔発明の実施例〕 第２図に本発明の原理図を示す。駆動回路２は
シフトレジスタ５の出力によつて制御され、この
出力は“１”か“０”かの論理信号である。シフ
トレジスタ５は入力端子５Ａ、クロツク端子５
Ｂ、ラツチ端子５Ｃと出力端子群をもち（このタ
イプのレジスタは直列型と呼ばれ、通常の感熱ヘ
ツドにはこのタイプの回路が搭載されていること
が多い）、入力端子のデータをクロツクで順次読
み込み、読み込み完了後、ラツチ信号を５Ｃによ
り与えて、このデータ群を出力端子に出力する。

通常、１，２，５はヘツドに搭載され、一本の
素子として形を作つていることが多い。シフトレ
ジスタ５の入力信号はセレクタ６，デコーダ７、
シフトレジスタ群８を通して与えられる。つま
り、感熱ヘツドを制御するデータ（１もしくは０
の論理信号）はシフトレジスタ群８の入力端子８
Ａに与えられる。このデータは階調を表わす数に
相当するビツト（例えば、８階調ならば３ビツ
ト）数だけ用意され、シフトレジスタ群８も、こ
のビツト数分だけ用意される。即ち、このビツト
数をＮとすると8Aの端子はＮ個、レジスタ群８
の出力端子はＮ個用意される。このＮ個のデータ
はクロツク端子８Ｂにシフトパルスが加わるたび
にレジスタ８に読み込まれる。

シフトレジスタ８のレジスタ数は感熱抵抗体の
数と同じで通常数百程度（126，256，512等が多
い）である。レジスタ８の出力データはＮビツト
共にデコーダ７に入力され、ここで2^N個の出力に
デコードされる。即ち、デコーダ７の入力として
３ビツトを考えた場合、その出力は2³個つまり８
個となり、この各々の出力がセレクタ６に与えら
れる。

第２図における一連の制御動作を第３図、第４
図、第５図を用いて説明する。第３図において、
データは階調１から階調７までの情報を含んでい
るとし、このデータはシフトレジスタ８の出力８
Ｃより順次与えられる。時刻t₀〜t₁の間に階調１
の全データ（例えば、感熱ラインを256とし階調
を３ビツトとすると、前述のように、デコーダ７
への入力線は３本、シフトレジスタ５のレジスタ
ビツト数は256となる。以下の説明は、特に断ら
ない限り256ライン、階調情報３ビツトとする）
がデコーダ７、セレクタ６を通してシフトレジス
タ５に送り込まれ、時刻t₁の直前t₀₁に発生される
読込信号のパルスａによつて階調１を表わす256
個の０か１のビツト信号はシフトレジスタ５から
いつせいに出力され、駆動回路２に与えられる
（読込信号は第２図のレジスタ５の端子５ｃに与
えられる）。

次に時刻t₁〜t₂の間に階調２の情報がレジスタ
５に与えられ、パルスｂによつて出力状態とな
る。このとき、階調を含む信号はレジスタ８の出
力端子より時刻t₀〜t₁の間と同様デコーダ７へ与
えられるが、セレクタ６よりの出力信号は階調２
を表わすようにセレクタ６内部が動作し、この動
作はアドレス発生回路９よりのパルス信号によつ
て行なわれる（この動作の詳細については後述す
る）。

以上述べたように階調１の情報は時刻t₀〜t₁の
間にレジスタ５にセツト、駆動回路に送られ、階
調２の情報は時刻t₁〜t₂の間にレジスタにセツ
ト、駆動回路に送られ処理されるわけであるが、
以後同様に階調３は時刻t₂〜t₃の間に、階調４は
時刻t₃〜t₄の間に、以後同様各階調が処理され、
時刻t₆〜t₇の間に階調７の処理が行なわれ、一連
の動作を完了する。すなわち、７回の繰り返し動
作をもつて階調の制御を行なう。

以上の動作は主に第２図のレジスタ８、デコー
ダ７、セレクタ６、レジスタ５を通過する信号形
態について述べたものであるが、上記の動作を感
熱ヘツド１のライン（256あると仮定して話をす
すめている）に注目して説明したりが第４図であ
る。これらの波形は時間t₀〜t₁における階調情報
の流れを表わしたもので、信号a₀，a₁，a₂はレジ
スタ８の出力、即ち、デコーダ７の入力でa₀が重
み１（＝2⁰の階調を、a₁が重み２（＝2¹）の階調
を、a₂が重み４（＝2²）の階調を、それぞれ表わ
す。パルスa₀，a₁，a₂は時刻t₀〜t₁の間に256個の
階調情報が存在し、図では時刻t_0-1，t_0-2，t_0-3，
……t_0-256がこれに対応している。

信号b₁，b₂，b₃，……，b₇はデコーダ７よりの
出力信号で階調を含む原信号a₀，a₁，a₂をデコー
ドしたもので、b₁が階調１を、b₂が階調２を、…
…，b₇が階調７を、おのおの表わす。

信号a₀，a₁，a₂とデコーダ出力b₁，b₂，……，
b₇との関係は後で詳しく述べるが、信号a₀，a₁，
a₂の階調情報（2⁰×a₀＋2¹×a₁＋2²×a₂で表わさ
れる）に対応するデコーダ階調情報に対して、そ
れ以下に対応する階調信号はすべてが出力され
る。例えば、時刻t₀₁〜t₀₂間の階調情報はa₀＝
“１”，a₁＝“０”，a₂＝“０”で階調１を表わすの
で、b₁〜b₇のうちb₁のみが“１”レベルになる。
次に時刻t₀₂〜t₀₃の間の階調情報はa₁のみが“１”
であるので、階調２に相当する出力b₂と、この階
調２以下の出力b₁が“１”となり出力状態とな
る。さらに、時刻t₀₃〜t₀₄ではa₂のみが“１”で
あるので階調４となり、b₄をはじめ、これ以下の
信号b₃，b₂，b₁は全て“１”となる。時刻t_0-4〜
t_0-5ではa₀とa₂が“１”であるので階調５とな
り、b₅，b₄，b₃，b₂，b₁が“１”の出力状態とな
る。

すなわち、信号b₁は階調１以上の場合は必ず
“１”出力となつている。この信号は時刻t₀〜t₁
の間に256個発生し、順次時刻t_0-1からシフトレ
ジスタ５に転送され、時刻t₀₁までにレジスタ５
に入る。そして時刻t₀₁で発生する読込信号のパ
ルスａによつてレジスタ５で読み込まれ、256個
の出力（これは“１”と“０”とが混在する）を
すべて駆動回路２に送り出す。

以上第４図に示すような時刻t₀〜t₁で行なわれ
る信号処理は時刻t₁〜t₂，t₂〜t₃，t₃〜t₄，₄〜t₅，t₅
〜t₆，t₆〜t₇でも行なわれ、階調に関する信号が
作られるが、各時刻で選択される階調信号b₁〜b₇
は次のように対応する。

時刻t₀〜t₁ 信号b₁ （階調１） 時刻t₁〜t₂ 信号b₂ （階調２） 時刻t₂〜t₃ 信号b₃ （階調３） 時刻t₃〜t₄ 信号b₄ （階調４） 時刻t₄〜t₅ 信号b₅ （階調５） 時刻t₅〜t₆ 信号b₆ （階調６） 時刻t₆〜t₇ 信号b₇ （階調７） すなわち、上記のような順序に従つて、前記の
制御動作を行なうと、時刻t₀〜t₇の間に階調数に
比例したパルス幅の信号が得られる。第５図の波
形はこれを示したものである。図中LTHは読み
込み用パルスで第３図のものと同じである。信号
D₁〜D₂₅₆は感熱ヘツドの各ラインに与えられる
信号であり、256個存在する。時刻t₀₁で読み込み
パルスが入ると、階調１のデータがレジスタ５の
出力端子よりはき出されるが、このときD₁のデ
ータO₁は第４図の階調情報b₁の出O₁に対応する。
また、D₂のO₂はb₁のO₂、D₃のO₃はb₁のO₃に、以
下同様、おのおのが対応する。すなわち、情報１
を持つ信号b₁は時刻t₀₁においてデータD₁〜D₂₅₆
にいつせいに変換される。

時刻t₁₂で、階調２の情報b₂は読み込まれ、第
４図のP₁〜P₈……は第５図のD₁〜D₈……のP₁〜
P₈……となる。すなわち、信号b₂の階調情報P₁
〜P₈……は第５図の時刻t₁₂〜t₂₃の間にデータD₁
〜D₇……に示すQ₁〜Q₈……になる。以下同様に、
上記の制御動作を行ない、時刻t₆₇に達すると階
調７の情報がD₁〜D₂₅₆に振り分けられ、然る後、
時刻tendで図に示すようにレジスタ５にリセツト
をかけてD₁〜D₂₅₆を全て“０”とし、階調制御
を完了する。

本発明の制御動作はデコーダ７の出力の作り方
に特長があり、このデコーダの動作を以下に詳し
く説明する。

第６図と第７図はデコーダ７の動作を説明した
もので、第６図は従来のデコーダの入出力関係
を、第７図は本発明で用いるデコーダの入出力関
係を、それぞれ示す。従来のデコーダは第６図の
入力信号−出力信号特性に示すように、ひとつの
入力信号（階調情報、第４図のa₀，a₁，a₂の信号
のこと）に対してひとつの出力信号しか出さない
ものである。つまり、信号vi₅に対しては出力信
号b₅が対応し、b₅に相当する出力状態がオン状態
になる。このデコーダは市販品として既に発売さ
れているオクタルデコーダ、デシマルデコーダの
ICの機能と同じである。

本発明のデコーダの入出力特性は第７図に示す
ように、ひとつの入力信号に対して、複数個の出
力信号が対応し、しかも、入力信号のレベルに対
して出力信号が対応し、しかも、入力信号のレベ
ルに対して出力信号の状態も変化する。つまり、
入力信号がvi₅のときの出力信号はb₅のみならず、
図の斜線の部分の全ての信号を出力し、b₁，b₂，
b₃，b₄，b₅の５つの信号がオン状態となる。つま
り、本デコーダは従来のデコード出力b₅に加え
て、その下位の出力のすべてb₄，b₃，b₂，b₁を出
力する機能となつている。これが先に述べた上位
優先機能の概念で、このデコーダとの組合せによ
り、集積化に適した感熱記録方式を得る。

このように発生されたデコーダ出力（階調を表
わす情報が３ビツトなら、７個の論理信号とな
る。実際は2³＝８で８個であるが０は階調がある
と考えないので７個とする。）はセレクタ６の入
力信号となる。セレクタは選択の機能をもつ切換
スイツチであり、これはアドレス発生回路９より
の選択信号によつて制御され、切換の動作が行な
われる。第８図は、セレクタ６の概要構成（７階
調における具体例）を示したもので、スイツチ群
６Ｂが主構成となつている。セレクタは第２図に
示すように入力端子６Ａ、出力端子６Ｄ、制御端
子６Ｃを、各々もつている。第８図に示すよう
に、入力端子６Ａは複数個の入力端子６A1，６
A2，６A3，……，６A7をもち、この各々にはデ
コーダ７よりの出力信号b₁，b₂，……，b₇が加え
られる。スイツチ群６Ｂは各々６B1，６B2，…
…，６B7のスイツチよりなつており、これらの
各スイツチには制御信号C₁，C₂，……，C₇が加
えられる。制御信号がオンになるとスイツチは閉
じ、信号b₁〜b₇のいずれかを出力端子６Ｄに送る
動作をする。出力端子群６Ｄは複数個の出力端子
６D1，６D2，６D3，……，６D7をもち、それ
ぞれが入力端子６A1〜６A7に対応する。

スイツチの開閉を制御する信号C₁〜C₇はアド
レス発生回路９で発生するが、このタイムシーケ
ンスは第９図のようになる。第９図中、信号CY
はアドレス発生回路９の入力端子９Ｂに加えられ
るトリガ用信号であり、この信号の到来毎に信号
C₁，C₂，……，C₇が図に示すように、そのレベ
ルが“０”→“１”→“０”と変化する。信号
RSはアドレス発生回路をリセツトするための信
号（これは第５図のリセツトとは異なるものであ
る）であり、信号CYが印加される前に加えて、
回転のリセツトを行なう。

第９図のタイムシーケンスに示すように信号
C₁〜C₇は順次発生される。信号C₁は時刻t₀〜t₁の
時間に“１”状態となりスイツチ６B1が閉じ、
信号b₁は選択となつてシフトレジスタ５に送り込
まれる。前述のように時刻t₀〜t₁の間にシフトレ
ジスタ８および５にはシフト用パルス（クロツク
パルスとも呼ばれる）が端子８Ｂおよび５Ｂに加
えられ、レジスタ内のデータを順次移動する。こ
のとき、レジスタ８はデータを送り出し、レジス
タ５はデータを読み込む動作を行なう。

第４図の波形で示したように時刻t₀以後の第１
発目のシフトパルスによつてレジスタ８は読み込
んでおいた階調情報の先頭のデータ群を送り出
し、これらのデータをデコーダ７に与える。デコ
ーダの出力はセレクタ６で選択され、このときは
信号C₁のみが“１”状態であるので、最も低い
階調情報b₁のみがレジスタ５に送られる。

次に第２発目のシフトレパルスによつて階調信
号はレジスタ５に読み込まれ、レジスタ８は読み
込んでおいた階調情報の２番目のデータを送り出
す。このデータも同様に、デコーダ７によつてデ
コードされ、セレクタ６のスイツチ６B1で選択
され、レジスタ５に与えられる。このデータは第
３発目のシフトパルスによつてレジスタ５に読み
込まれる。

以下、同様のシフト動作を行ない、丁度シフト
パルスの数が感熱抵抗群１の抵抗体の数に等しい
ところで、シフト動作を止めると、レジスタ群８
の最下位の階調情報b₁は感熱抵抗体の数に等しい
データだけ順序よく、レジスタ５に送り込まれ、
セツトされている。この状態で端子５Ｃにデータ
送出用パルスを与えるとレジスタ内のデータはす
べて並列にドライバ２に送り出され、これによつ
て感熱抵抗群１に電力を与える。

感熱抵抗体の数は通常数百であるから、これを
例えば256とすれば、時刻t₀〜t₁の間のシフトパ
ルス数は256個となる。即ち、256個の画素に関す
る情報信号が全てレジスタ５に読み込まれ、時刻
t₀₁において、ドライバー２に送り込まれ、ヘツ
ドが駆動される。時刻t₀〜t₁の間でレジスタ８の
データは全て出力されるので、この間に同じデー
タをレジスタ８に再度入力しておくことが必要で
ある。このために、出力と同時と端子８Ａより入
力を行なうことが不可欠である。

時刻t₁におけるとキヤリパルスCYが１個発生
されるので信号C₂が“１”となり、スイツチ６
B2が閉状態となる。以後、シフトパルスの到来
毎レジスタ８→デコーダ７→セレクタ６→レジス
タ５と前記の動作を行なう。ただし、このときの
階調のデータは最下位階調信号ではなく、これよ
り１だけ階調の増した信号であり、第７図で示す
と出力信号b₂がこれに相当する。即ち、期間t₁〜
t₂では階調の出力信号b₂に関する全てのデータ
（256個ある）の処理が行なわれ、時刻t₂でヘツド
の駆動が行なわれる。

以後同じ動作が行なわれ、時刻t₆〜t₇では最上
位階調信号（第７図の出力信号t₇に相当）の処理
が行なわれ、全階調に関する一連の処理を完了す
る。すなわち、時刻t₇において全階調（この例で
は７階調）の情報を感熱ヘツドに与え終り、この
時点で一ラインに関する画素のプリントが完了す
る。

このように、本発明を用いると階調情報を上位
優先の特別なる機能を有するデコーダにより上位
情報を優先的に“１”出力し、さらにその下位の
階調情報を全て“１”状態にするので、この情報
を下位の階調から順次セレクタで選択し、この選
択動作を順次階調数だけ行なうことで、感熱プリ
ントに関する濃淡の制御を行なうことができる。

この方法は回路としては論理回路でよく、従来
の方法で用いたタイマ等は使用していないので集
積化ができるという大きなメリツトがある。

第１０図は本発明の具体的実施例であり、階調
信号としては３ビツト７階調の具体例で、感熱抵
抗体の数即ちシフトレジスタの段数は256として
いる。感熱抵抗ヘツドに付く駆動回路、シフトレ
ジスタは一体化されることが多いので本例では感
熱ヘツドアセンブリ１２５として表わしてある。

階調を表わす３ビツトの情報は入力端子８A1，
８A2，８A3に与えられる。シフトレジスタ群８
は３個のレジスタ８１，８２，８３で構成され、
各々265ビツトの段数をもつ。このレジスタのシ
フト動作はクロツクパルスCPによつて行なわれ、
端子１１に与えられる。

最初の状態で、アドレス発生回路９のカウンタ
９１，９２にはリセツトを行なうので、アドレス
発生回路の出力はいずれも“０”で、ANDゲー
ト群６１は全て閉となつており、その出力Ｄは
“０”である。クロツクパルスCPが１〜255発の
間で階調データはレジスタ８１，８２，８３に読
み込まれる。CPが256発目で、カウンタ９１が１
発のキヤリパルスCYを出し、カウンタ９２の内
容を１だけ増すので、デコーダ９３はその出力の
うち１個だけがオン状態（出力電圧が“１”状態
の意）となり、セレクタ６内のゲートg₁が開く。
このゲートg₁が開くことで、デコーダ７の出力は
ヘツドアセンブリ１２５の入力５Ａに加えられ
る。

CPのパルスが257〜511発の間では、レジスタ
８１〜８３の出力はシフトパルスによつて順次デ
ーダを出力し、これらのデータはデコーダ７の基
本デコーダ回路７１に加えられる。基本デコーダ
回路は既にIC化されている集積回路素子のもの
と同じ機能と考えてよく、３入力−８出力のオク
タルデコーダがこれに相当し、入力ビツトの状況
に対応して、第９図のような出力C₁〜C₇を発生
する。オアゲート群７２は階調情報に対しての上
位優先機能をもたせるためのもので、この回路構
成により、第７図のような機能をもつデコーダが
実現できる。オアゲート群７２の接続をみてわか
るように本回路では上位情報に相当するデータが
“１”状態になつたときには必ず下位情報も“１”
となる。これは上位情報のデータを下位情報のゲ
ート入力に順次送り込むことで実現している。

以上のデコーダ７の動作は、入力データが加わ
つている間は常時行なわれ、階調情報はセレクタ
６内のゲートg₁を通して、ヘツドアセンブリ１２
５のシフトレジスタへ順次送り込まれ、クロツク
パルスCPの512発目に発生される第２のキヤリパ
ルスCYによつてヘツドの熱をいつせいに制御す
る。

クロツクパルスが512発以降はゲートg₂のみが
開状態となり、シフトレジスタ８内のデータは同
じようにデコーダ、セレクタを通過して階調情報
となる。以上の動作は７回繰り返され、ゲートg₇
が上記の開閉を行なつた後全ての動作を完了す
る。

本実施例ではほとんどの回路がANDとORの構
成を実現できるので、汎用の半導体プロセスを用
いて回路のIC化ができる。

第１１図に本発明の変形例を示す。これまでの
説明では、シフトレジスタ８はシフトおよび記憶
の機能のみで、データを出力しながら入力を行な
うことが必要で、このため、入力端子８Ａに入つ
てくるデータの制御が複雑であつた。本発明はこ
の点を改良すべく、変形したもので、入力データ
の取り込みは１回のみ行ない、その後の動作では
シフトレジスタ８をリングカウンタとして用いる
ことを基本とする。

まず、最初のデータ取り込みのときはアドレス
発生回路の出力99を“０”としてアンドゲート２
２を閉状態とし、入力端子８Ａのデータ入力をオ
アゲート２１を通じて、レジスタ８に加え、シフ
ト動作を行なわせて全データを８に読み込む。次
に、この階調データをデコーダ７、セレクタ８を
通して感熱ヘツドに送り込むわけであるが、この
とき、信号99を反転させ“１”とする。この状態
ではアンドゲート２２が閉じ、同じくアンドゲー
ト２３が開く。これにより、レジスタ８の出力８
９はアンドゲート２３、オアゲート２１を通つて
レジスタ８の入口に加えられ、シフトパルスが到
来するたびに、このデータの記憶を行なう。つま
り、レジスタ８はリングカウンタとして動作す
る。

以後の動作もほぼ同様に行なわれ、階調を表わ
すデータはレジスタ８を出たあと一担入力に戻さ
れて、データそのものが消去されることはない。
このため、端子８Ａに加えるデータの制御に特別
の工夫を必要としなくなり、装置全体の構成も簡
単となる。

第１２図に本発明の変形例を示す。本変形例で
はデコーダ７の階調出力d₁〜d₇の内容を全ビツト
にわたつて記憶する記憶回路１１０を設け、この
出力状態によつてアドレス発生回路９に動作停止
命令を与え、印字時間の短縮を図る。第４図に示
すように、時刻t₀〜t₁の間にはデコーダ７より全
階調情報b₁〜b₇が発生するので、これらおのおの
の信号を256ビツトの全ビツトにわたつて記憶し
ておけば、どの程度の階調まで情報があるかがた
だちにわかり、この時刻で信号処理（印字）を打
切りとすれば、時間の短縮となる。第１３図は第
１２図の変形例の具体的実施例である。階調情報
d₁〜d₇は記憶回路１１０に導かれる。ここには、
メモリがd₁〜d₇に対応して１個ずつおかれ、d₁〜
d₇のビツト情報に１つでも“１”があるとメモリ
はセツトされ出力状態となる。つまり、d₁の信号
で時刻t₀〜t₁の256ビツトの間に“１”があるとd₁
に対応するメモリは１にセツトされる。この動作
はd₂，d₃，……，d₇のおのおのについても行なわ
れる。メモリの出力は論理回路１２０に導かれ、
ここでアドレス発生回路のデコーダ９３の出力
C₁〜C₇と論理積がとられ、この論理積の出力は
全てオア回路OR₁で論理がとられる。信号C₁〜
C₇は第９図に示すように順次発生するが、この
おのおのの時刻に、メモリ回路の出力が“１”状
態になると、OR₁の出力ENDは必ず“１”状態
となる。つまり、“１”状態のときには階調があ
るわけであるから、引続き信号処理を行なうが
“０”状態のときは階調がないので信号処理を停
止する。すなわち、時系列的に発生される信号
C₁〜C₇によつて階調情報を順次チエツクし、信
号ENDがなくなつた時点で階調なしの判断をし
て、時間の短縮を図ることができる。

〔発明の効果〕

本発明によれば、階調の制御が可能となり、ま
た、ワンシヨツトマルチ等の従来IC化の困難で
あつた素子構成をとらないので、容易に単一チツ
プ化あるいはモジユール化ができる。

【図面の簡単な説明】

第１図は感熱階調制御に関する従来の回路図、
第２図は本発明の原理図、第３図は本発明の動作
説明図、第４図は本発明の信号の処理形態図、第
５図は本発明の階調信号のつくり方を示す図、第
６図は従来のデコーダの動作図、第７図は本発明
のデコーダ動作図、第８図はスキヤナの動作説明
図、第９図はアドレス発生の状況図、第１０図は
本発明の一実施例の回路図、第１１図は本発明の
変形例の回路図、第１２図は本発明の他の変形例
ブロツク図、第１３図は第１２図における変形例
の具体的実施例のブロツク図である。 １２５……感熱ヘツドアセンブリ。

Claims (1)

1. 【特許請求の範囲】 １ 記録すべき画像信号に従つて発熱抵抗体を通
   電発熱させ、この熱を感熱記録紙に伝達して、前
   記感熱記録紙を発色させるための画像の階調信号
   を記録する第１の記憶部と、前記第１の記憶部の
   出力信号を入力とするデコーダと、前記デコーダ
   の出力を選択するセレクタと、前記セレクタの出
   力を入力とする第２の記憶部と、前記第２の記憶
   部の出力を入力とするヘツド駆動部と、前記ヘツ
   ド駆動部の出力を入力とする感熱抵抗体部と、上
   記各部を制御するためのアドレス発生部を具備す
   る感熱記録階調制御回路において、 前記第１の記憶部の出力信号を時系列的に順
   次、入力信号に対して最下位の階調信号まで出力
   する機能を有するデコーダに出力し、前記デコー
   ダで最も低い階調から順次最高階調に到るまで信
   号を繰返し生成し、前記階調信号を前記セレクタ
   及び別設した第３の記憶部に送出し、前記セレク
   タではアドレス発生部からの信号に応じて前記デ
   コーダから送られてきた階調信号のうちで階調度
   の最も低い階調信号より順次階調が増加するよう
   に信号を選択し順次前記第２の記憶部に送り出
   し、前記第３の記憶部では、前記デコーダの出力
   がどの階調信号までの情報を有しているかを判断
   する判断手段により信号処理を停止する信号を前
   記アドレス発生部に送信する構成としたことを特
   徴とする感熱記録階調制御回路。