JPH051499B2

JPH051499B2 -

Info

Publication number: JPH051499B2
Application number: JP59040010A
Authority: JP
Inventors: Mitsue Abe; Osamu Matsushima; Yukio Maehashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-03-02
Filing date: 1984-03-02
Publication date: 1993-01-08
Also published as: JPS60183639A

Description

【発明の詳細な説明】（技術分野）本発明はカウンタを内蔵するデータ処理装置に
関する。

近年、LSI技術の発達には目覚しいものがあ
り、高集積化とともにその機能も高度化、多様化
してきている。特に、カウンタ、シリアルインタ
フエース、Ａ／Ｄコンバータ等の周辺ハードウエ
ア機能の多様化、多機能化が目立つている。中で
もカウンタ機能は制御対象から発生されるパルス
の周期及びパルス幅等を測定するのに適した機能
で、例えばモーターの回転数や回転速度の検出及
びこれらの制御には必要不可欠な機能であり、マ
イクロコンピユータチツプの中に１機能として集
積化されている。一般に、マイクロコンピユータ
ではパルスの周期及びパルス幅等の測定のため
に、所定の計数用クロツクをカウントするカウン
タ（以下、フリーランニングカウンタ（FRC）
と言う）とカウントしたデータを一時的に保持す
るキヤブチヤレジスタ（以下、CPTRという）と
を含むカウンタが用いられる。このような構成の
カウンタは被測定対象からパルス信号が送られる
と、そのときのFRCの計数状態を示す値を
CPTRに格納し（以下、この動作をキヤブチヤす
るという）、次のパルス信号が入力されるまで
FRCの計数動作を続行する。そして次のパルス
信号が入力されるとFRCのその時の値をキヤブ
チヤする。CPTRはその間以前にキヤブチヤした
データを保持する。パルス幅及び周期を求めるに
は、CPTRに格納されている前回のデータを一時
的に他のレジスタに退避して、次にFRCの値が
キヤブチヤされた時に前回キヤブチヤしたデータ
との差分を求めればよい。

また、精度の高い制御を行おうとする場合に
は、ノイズに対する対策や最適制御ということを
考慮に入れなければならない。このため、以前キ
ヤブチヤしたデータから得られるパルス幅、周期
等の情報と新しく得られた情報とを比較すること
により、ノイズによるキヤブチヤ発生の有無や加
速または減速の度合いを求めたり、あるいは複数
回のキヤブチヤしたデータから平均を求め、その
結果を用いて種々の制御を行うという手法が採用
されている。

（従来技術）以下にカウンタを有する従来のデータ処理装置
について第１図に示すブロツク図を参照して説明
する。

マイクロコンピユータ１００は実行部１０１、
プログラムメモリ１０２、データメモリ１０３、
割込み制御部１０４及びカウンタ１０５を有し、
これらは内部バス１０６を介して相互に接続され
ている。プログラムカウンタ（以下、PCという）
１０１−１、プログラム・ステータス・ワード
（以下、PSWという）１０１−２及び汎用レジス
タセツト１０１−３を有する実行部１０１は、プ
ログラムメモリ１０２から命令コードを読み出し
て実行し、処理データをデータメモリ１０３に格
納する。カウンタ１０５はFRC１０５−１、キ
ヤブチヤしたデータを保持するキヤブチヤ・レジ
スタ１０５−２、キヤブチヤ指令線１０５−３及
びキヤブチヤ終了信号出力線１０５−４を有す
る。FRC１０５−１はキヤブチヤ指令線１０５
−３の信号がアクテイブになると、そのときの
FRC１０５−１の値をCPTR１０５−２に格納
し、キヤブチヤ終了信号出力線１０５−４に信号
を出力して１回のキヤブチヤ動作が終了したこと
を割込み制御部１０４に通知する。これを受けて
割込み制御部１０４は割込み要求線１０４−１を
アクテイブにして割込み要求発生を実行部１０１
に通知し、それにより実行部１０１はキヤブチヤ
割込み処理を実行する。

ここで第２図のフローチヤートを用いて割込み
によるシーケンス処理手順を述べる。

本ソフトウエア処理ではキヤブチヤ指令線１０
５−３に入力された信号の時間間隔、すなわちパ
ルス幅、周期等の情報をキヤブチヤしたデータ間
で減算を実行することによつて求め、その減算結
果をデータメモリ内の所定アドレスに転送すると
いう処理を行う。データメモリ１０３にはキヤブ
チヤパラメータ退避領域１０３−１、および演算
結果格納領域１０３−２、PC１０１−１、PSW
１０１−２、汎用レジスタセツト１０１−３（以
下、これらをステータスという）を退避するスタ
ツク領域１０３−３及び前回キヤブチヤした値を
一時的に記憶するキヤブチヤデータ可能領域１０
３−４を設定する。キヤブチヤパラメータ退避領
域１０３−１には演算結果格納領域１０３−２内
のアドレスを指定するメモリ・ポインタ、及びキ
ヤブチヤした回数を保持するキヤブチヤ回数情報
があらかじめ格納されている。

キヤブチヤ指令線１０５−３からの信号がアク
テイブになり、FRC１０５−１の値がCPTR１
０５−２に転送されるとキヤブチヤ終了信号線１
０５−４に信号が出力されてキヤブチヤ割込みが
発生する。第１図において、実行部１０１はそれ
までの処理内容を保持しておくためにステータス
の内容を一時的にデータメモリ１０３内のスタツ
ク領域１０３−３に退避する。その後、キヤブチ
ヤパラメータ退避領域１０３−１からキヤブチヤ
回数情報及びメモリポインタを読み出す。次に
CPTR１０５−２の値を読み出し、データメモリ
１０３内のキヤブチヤデータ格納領域１０３−４
から前回キヤブチヤしたデータを読み出し、
CPTR１０５−２の値からこの値を演算しその結
果をメモリポインタの指定するアドレスに転送す
る。

次に、今読み出したCPTR１０５−２の値をキ
ヤブチヤデータ格納領域１０３−４に転送する。
その後、メモリポインタをインクリメントし、ま
たキヤブチヤ回数情報をデクリメントして、キヤ
ブチヤパラメータ退避領域１０３−１に返却す
る。キヤブチヤ回数が所定の回数に達した時、す
なわち、デクリメントした値が０になつた時に
は、一連のキヤブチヤ動作により速度情報の収集
を完了したものとして、キヤブチヤ手順完了処理
へ分岐し、例えば平均化処理や加速あるいは減速
の度合いを求める処理等を行う。まだ所定の回数
が終了していない時にはPC１０１−１、PSW１
０１−２、汎用レジスタセツト１０１−３をスタ
ツク領域１０３−３から復帰してキヤブチヤ割込
みサービスを完了する。

以上述べた通り、従来のマイクロコンピユータ
における割込みによるソフトウエア処理では、割
込み発生時に前回のキヤブチヤデータをメモリか
ら読み出して最新のキヤブチヤデータとの減算を
行い、されをデータメモリ内に格納するという処
理を行うが、これらの処理の他にCPUの割込み
処理、PC１０１−１、PSW１０１−２、汎用レ
ジスタセツト１０１−３等のレジスタの退避及び
復帰、メインルーチンへの復帰、さらに個々の命
令のフエツチ、デコード等、相当のオーバーヘツ
ドが伴う。これらのオーバーヘツドは全割込みサ
ービスルーチンのうち相当の割合を占めており、
割込みの回数が増える程、CPUが本来のデータ
処理を行う時間が減少し、CPUの処理能力が低
下するという大きな欠点を有していることにな
り、精度の高い制御が要求される場合にはこの処
理能力の低下は非常に大きな問題となる。

（発明の目的）したがつて本発明の目的は上記のキヤブチヤデ
ータの演算及び演算結果の転送機能を命令実行制
御のためのハードウエアを有効に活用することに
よつて、ソフトウエア割込み処理の介入による
CPUの負担を軽減し、処理能力の低下を最小限
に抑えたデータ処理装置を提供することである。

（発明の構成）本発明は、中央処理装置でプログラム処理の実
行中に割込みが発生すると、これに対応する割込
み処理をこの中央処理装置で実行するデータ処理
において、カウンタと、このカウンタで計数され
た値に対してデータ制御を行うカウントデータ処
理制御部とを有し、割込みが発生するとプログラ
ム処理を一時中断し、中断時の中央処理装置の状
態を退避することなく割込み処理を実行するとと
もに、この割込み処理ではカウントデータ処理制
御部から割込み命令を発生すると、カウンタの計
数値を中央処理装置の算術論理演算ユニツトを用
いて演算処理するものである。

（発明の効果）本発明ではカウンタからの処理要求（以下、
Ｉ／Ｏ要求という）の発生に対処するための
CPUの割込み処理ルーチンが不要である。すな
わち、Ｉ／Ｏ要求の発生により自動的にキヤブチ
ヤ・データの減算を実行してパルス幅、周期等の
情報を求めその演算結果をメモリに転送すること
ができる（以下、前記減算及び転送処理をマク
ロ・サービスという）。

マクロ・サービスはカウント装置からのＩ／Ｏ
要求が発生すると、CPUの通常のプログラム実
行を停止し、PC、PSW、汎用レジスタセツト等
のステータス情報、及びデータをその位置に保持
した状態で行なわれる。マクロサービスはCPU
自身が通常のプログラム実行時の命令実行制御の
ために使うハードウエアの一部を有効に活用して
行われるので、マクロ・サービス用の特殊なハー
ドウエアを付加する必要はない。データ処理制御
手段がマクロ・サービスを終了すると、CPUは
保持していたステータス及びデータをそのまま使
つて中断していたプログラムの実行を再開実行す
る。このプログラムの中断はソフトウエア上はオ
ペレータに見えないため、見かけ上プログラム処
理の途中に自動的にマクロサービスが挿入された
ような形となる。このようにマクロサービスはソ
フトウエア処理を伴うキヤブチヤ割込みの発生回
数を最小限におさえることができるので、CPU
の実行効率を向上させることができる。尚、所定
の回数のマクロサービスを終了すると、従来の割
込み要求を発生させてCPUにマクロサービス終
了を通知し、その後の処理はプログラム実行によ
つて行う。

（実施例）第３図に本発明の一実施例を示し、図を用いて
説明する。カウント装置１０５はFRC１０５−
１とCPTR１０５−２を有し、キヤブチヤ指令信
号１０５−３によりFRC１０５−１の値をキヤ
ブチヤすると、キヤブチヤ終了信号１０５−４を
出力する。カウントデータ処理制御部５００は
Ｉ／Ｏ要求制御部２０５、Ｉ／Ｏ処理実行要求線
２０５−１、Ｉ／Ｏ処理実行形態指定線２０５−
２，及びCPU５１０の動作を制御するＩ／Ｏ要
求受付け部２０６を有する。またデータメモリ部
１０３は演算結果格納領域１０３−２、ステータ
スを退避させるスタツク領域１０３−３を有し、
CPU５１０は次に実行するプログラムメモリ１
０２のアドレスを指すPC１０１−１、CPU全体
の動作状態を示すPSW１０１−２、処理中のデ
ータを保持する汎用レジスタセツト１０１−３、
算術論理演算機能を持つ算術論理演算ユニツト
（以下、ALRという）２０１、次に実行すべき命
令を保持する命令レジスタ２０２、命令レジスタ
２０２の内容を解読し各種制御信号を発生する命
令デコーダ２０３、命令デコーダ２０３の出力に
よりCPU５１０全体の動作を制御する実行制御
部２０４により構成されている。また、データメ
モリ１０３の一部にはマクロサービスに必要とな
るマクロサービスレジスタ群２０７を設けてい
る。このマクロサービスレジスタ群２０７は、キ
ヤブチヤレジスタのアドレスを指定するがポイン
タ（以下Ｉ／OPと記す）２０７−１、前回キヤ
ブチヤしたデータを保持するデータメモリのアド
レスを指定するポインタ（以下BPと記す）２０
７−２、２つのキヤブチヤ・データの減算結果を
格納する演算結果格納領域１０３−２内のアドレ
スを指定するメモリポインタ（以下MRと記す）
２０７−３、キヤブチヤ回数を保持できるターミ
ナル・カウンタ（以下TCと記す）２０７−４に
より構成されている。上記各部はすべて内部バス
１０６に接続している。

このブロツク図を参照して、以下にカウント・
データ処理におけるマクロサービスの動作につい
て述べる。

カウント装置１０５は、キヤブチヤ指令線１０
５−３からアクテイブ信号が入力されると、その
ときのFRC１０５−１の値をCPTR１０５−２
にキヤブチヤし、キヤブチヤ終了信号１０５−４
を出力する。Ｉ／Ｏ要求制御部２０５はそれを受
けてＩ／Ｏ要求受付け部２０６に対するＩ／Ｏ処
理要求線２０５−１をアクテイブ・レベルとし、
同時にＩ／Ｏ処理実行形態指定線２０５−２をハ
イレベルとする。

Ｉ／Ｏ要求受付け部２０６はＩ／Ｏ処理要求線
２０５−１がアクテイブとなつたときにＩ／Ｏ処
理実行形態指定線２０５−２がハイレベルである
ことを検出するとこのＩ／Ｏ要求がマクロ・サー
ビスにより処理するために命令レジスタ２０２に
マクロ・サービスコードを設定する。実行制御部
２０４はPC１０１−１の更新を禁止し、PC１０
１−１、PSW１０１−２、汎用レジスタセツト
１０１−３の値を保持したまま、以下に示す処理
を開始する。

まずＩ／Ｏ要求制御部２０５は内部バス１０６
上にマクロ・サービスレジスタ群２０７のアドレ
スを出力し、実行制御部２０４がこのマクロ・サ
ービスレジスタ群２０７のアドレスを読み込む。
次に実行制御部２０４はマクロ・サービスレジス
タ群２０７のＩ／OP２０７−１で指定される
CPTR１０５−２からキヤブチヤ・データを読み
出す。次に実行制御部２０４はマクロ・サービス
レジスタ群２０７のBP２０７−２で指定される
アドレスのメモリから前回キヤブチヤした値を読
み出し、前記CPTRの値からこの前回キヤブチヤ
した値を減算する。この減算した結果をMP２０
７−３で指定されるデータメモリ１０３中の演算
結果格納領域１０３−２へ格納し読み出した
CPTR１０５−２の値をBP２０７−２で指定さ
れるアドレスのメモリへ格納する。次にTC２０
７−４をデクリメントしてTC２０７−４へ格納
し、演算結果を格納するアドレスを指定するメモ
リポンイタMPの値をインクリメントし、MP２
０７−３へ格納する。以上一連の処理で一回のマ
クロ・サービスにおけるキヤブチヤ・データの減
算及び転送処理が終了するが、TC２０７−４の
値が減算の結果０になつた時には一連のマクロ・
サービスを完了したものとみなし、Ｉ／Ｏ要求制
御部２０５はＩ／Ｏ処理実行要求線２０５−１を
再びアクテイブにすると共に従来の割込み要求を
発生するためにＩ／Ｏ処理実行形態指定線２０５
−２をロウレベルとする。するとＩ／Ｏ要求受付
け部２０６は割込み処理プログラムを起動し、マ
クロ・サービスの実行によつて得られた一連のデ
ータを平均化する等のソフトウエア処理を実行す
る。

（実施例の効果）以上延べてきたように、本実施例ではキヤブチ
ヤ終了に伴うキヤブチヤ終了信号が発生した時
に、マクロ・サービスによつて自動的にキヤブチ
ヤ・データの減算及び転送処理を行ない、従来の
ソフトウエア処理を伴う割込み処理ルーチンでは
不可避であつたPC１０１−１、PSW１０１−
２、汎用レジスタセツト１０１−３の退避・復帰
処理、割込みプログラムへの分岐処理、命令の読
み出し、デコード等に費していた時間を大幅に削
減することが可能となり、CPUの処理能力の低
下を極力抑えることができる。

上記のように、本発明に基づくデータ処理装置
は画期的なカウントデータ処理手段を提供するも
ので、応用性があり実用効果は極めて高いもので
ある。

【図面の簡単な説明】

第１図は従来のカウント機能を内蔵したマイク
ロコンピユータの例を示す簡単なブロツク図、第
２図は第１図の割込み処理のフローチヤート、第
３図は本発明の一実施例の詳細なブロツク図であ
る。１００……マイクロコンピユータ、１０１……
実行部、１０１−１……プログラムカウンタ
（PC）、１０１−２……プログラム・ステータ
ス・ワード（PSW）、１０１−３……汎用レジス
タセツト、１０２……プログラムメモリ、１０３
……データメモリ、１０３−１……キヤブチヤ・
パラメータ退避領域、１０３−２……演算結果格
納領域、１０３−３……スタツク領域、１０３−
４……キヤブチヤ・データ格納領域、１０４……
割込み制御部、１０４−１……割込み要求線、１
０５……カウント装置、１０５−１……フリー・
ランニング・カウンタ（FRC）、１０５−２……
キヤブチヤ・レジスタ（CPTR）、１０５−３…
…キヤブチヤ指令線、１０５−４……キヤブチヤ
終了信号出力線、１０６……内部バス、２０１…
…算術論理演算ユニツト（ALU）、２０２……命
令レジスタ、２０３……命令デコーダ、２０４…
…実行制御部、２０５……Ｉ／Ｏ要求制御部、２
０５−１……Ｉ／Ｏ処理要求線、２０５−２……
Ｉ／Ｏ処理実行形態指定線、２０６……Ｉ／Ｏ要
求受付け部、２０７……マクロサービスレジスタ
群、２０７−１……Ｉ／OP、２０７−２……
BP、２０７−３……MP、２０７−４……TC、
５００……カウントデータ処理制御部、５１０…
…中央処理装置（CPU）。

Claims

【特許請求の範囲】中央処理装置によりプログラム処理の実行中に
割込みが発生すると、これに対応する割込み処理
を前記中央処理装置により実行するデータ処理装
置において、クロツクを計数する計数部と、所定の入力信号
に同期して前記計数部の値を一時的に記憶する記
憶手段と、前記記憶手段に計数値が格納されると
前記割込み処理要求およびマクロサービス処理要
求を共に発生する要求制御手段と、前記マクロサ
ービス処理要求を検出しマクロサービス処理動作
を制御する実行制御部と、各種データを記憶する
データメモリとを有し、前記実行制御部は前記マクロサービス処理要求
の発生に応答して前記中央処理装置のプログラム
処理を一時中断し、中断時の中央処理装置の状態
を退避することなくそのままの状態に保持し、前
記記憶手段に記憶されている値と前記データメモ
リ上の所定のアドレスに記憶されている値を前記
中央処理装置の算術論理演算ユニツトを用いて演
算するとともに、減算結果を前記データメモリ上
の所定アドレスへ転送し、前記要求制御手段は前記マクロサービス処理要
求に基づく処理が所定回数実行された時に前記マ
クロサービス処理要求を取り下げ、前記割り込み
処理要求のみ有効とすることにより中断時の中央
処理装置の状態を退避させ前記割り込み処理要求
に基づくプログラム処理を実行することを特徴と
するデータ処理装置。