JPH0518290B2 - - Google Patents
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- JPH0518290B2 JPH0518290B2 JP59111791A JP11179184A JPH0518290B2 JP H0518290 B2 JPH0518290 B2 JP H0518290B2 JP 59111791 A JP59111791 A JP 59111791A JP 11179184 A JP11179184 A JP 11179184A JP H0518290 B2 JPH0518290 B2 JP H0518290B2
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- JP
- Japan
- Prior art keywords
- transistor
- gate
- voltage
- mos transistor
- sample
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、サンプルホールド機能付きのソース
ホロア型MOSアナログアンプ回路に関する。
ホロア型MOSアナログアンプ回路に関する。
従来技術と問題点
出力信号に各種ノイズがのつている場合その信
号成分を取出すのにサンプルホールドがよく用い
られる。第１図にその一例を示す。この回路は
CCD（電荷結合装置）の出力段に用いられるもの
で、ダイオードマークのＤはCCDの出力部を示
す。この出力部はMOSトランジスタのソース・
ドレインと同様な拡散層で、半導体基板とは反対
の導電型であるから該基板と拡散層で接合型ダイ
オードを構成する。この拡散層は、常時は高抵抗
でありそしてリセツトクツクφRが入力するとカ
ツトオンするデイプリーシヨン型MOSトランジ
スタQ1を通して電源VDDへ接続され、こうして該
ダイオードは逆バイアスされる。CCDのチヤネ
ル即ち転送電極下の半導体基板表面を転送されて
きた電荷（電子）は拡散層Ｄに入り、該拡散層の
電位を変える（本例では下げる）。トランジスタ
Q1とCCD出力部Ｄとの接続部Ｔが出力端となり、
上記電位変化が出力端Ｔより取出される。
号成分を取出すのにサンプルホールドがよく用い
られる。第１図にその一例を示す。この回路は
CCD（電荷結合装置）の出力段に用いられるもの
で、ダイオードマークのＤはCCDの出力部を示
す。この出力部はMOSトランジスタのソース・
ドレインと同様な拡散層で、半導体基板とは反対
の導電型であるから該基板と拡散層で接合型ダイ
オードを構成する。この拡散層は、常時は高抵抗
でありそしてリセツトクツクφRが入力するとカ
ツトオンするデイプリーシヨン型MOSトランジ
スタQ1を通して電源VDDへ接続され、こうして該
ダイオードは逆バイアスされる。CCDのチヤネ
ル即ち転送電極下の半導体基板表面を転送されて
きた電荷（電子）は拡散層Ｄに入り、該拡散層の
電位を変える（本例では下げる）。トランジスタ
Q1とCCD出力部Ｄとの接続部Ｔが出力端となり、
上記電位変化が出力端Ｔより取出される。
出力端Ｔより取出される電圧の波形は第３図ａ
の如き形をしている。この波形のピーク部分P1
は、リセツトクロツクφRを受けてトランジスタ
Q1がターンオンしたことによるもので、このと
き出力部Ｄは電源VDDの電位へ固定される。リセ
ツトクロツクφRが去ると即ちＨ（ハイ）レベルか
らＬ（ロー）レベルへ戻ると、トランジスタQ1の
ゲート・ソース間容量で出力端Ｔがプルダウンさ
れ、該出力端Ｔの電位は部分P2の如く若干下る。
次いで転送されてきた電荷が出力部Ｄに入ると出
力端Ｔの電位は部分P3の如く下る。これらのP2，
P3のレベル差が転送されてきた電荷の量、従つ
て信号の大きさを示す。
の如き形をしている。この波形のピーク部分P1
は、リセツトクロツクφRを受けてトランジスタ
Q1がターンオンしたことによるもので、このと
き出力部Ｄは電源VDDの電位へ固定される。リセ
ツトクロツクφRが去ると即ちＨ（ハイ）レベルか
らＬ（ロー）レベルへ戻ると、トランジスタQ1の
ゲート・ソース間容量で出力端Ｔがプルダウンさ
れ、該出力端Ｔの電位は部分P2の如く若干下る。
次いで転送されてきた電荷が出力部Ｄに入ると出
力端Ｔの電位は部分P3の如く下る。これらのP2，
P3のレベル差が転送されてきた電荷の量、従つ
て信号の大きさを示す。
出力端Ｔの電圧は２段のソースホロア回路を介
して出力される。エンハンスメント型MOSトラ
ンジスタQ2，Q3が第１のソースホロア回路を構
成し、同Q5，Q7が第２のソースホロアを構成す
る。トランジスタQ3，Q7はソースホロアの負荷
抵抗となり、その抵抗値はバイアス電圧発生回路
Q8，Q9より与えられる電圧により適当に定めら
れる。バイアス電圧発生回路のMOSトランジス
タQ8，Q9はエンハンスメント型で、ゲートをド
レインへ接続され、直列接続点Ｃより電源VDDの
電圧を分割した（VSSはグランドレベル）電圧を
発生し、これをトランジスタQ3，Q7のゲートへ
加える。Q4は第１のソースホロアの出力端Ａを
第２のソースホロアの入力端即ちトランジスタ
Q6のゲートへ接続する結合用MOSトランジスタ
で、信号サンプリング機能を有する。Q5もMOS
トランジスタで、トランジスタQ3とQ7の変調回
路へ挿入されるが、これは本発明で加えたもので
あり、従来回路ではこの部分は直結である。この
２段のソースホロアの出力端はＢである。
して出力される。エンハンスメント型MOSトラ
ンジスタQ2，Q3が第１のソースホロア回路を構
成し、同Q5，Q7が第２のソースホロアを構成す
る。トランジスタQ3，Q7はソースホロアの負荷
抵抗となり、その抵抗値はバイアス電圧発生回路
Q8，Q9より与えられる電圧により適当に定めら
れる。バイアス電圧発生回路のMOSトランジス
タQ8，Q9はエンハンスメント型で、ゲートをド
レインへ接続され、直列接続点Ｃより電源VDDの
電圧を分割した（VSSはグランドレベル）電圧を
発生し、これをトランジスタQ3，Q7のゲートへ
加える。Q4は第１のソースホロアの出力端Ａを
第２のソースホロアの入力端即ちトランジスタ
Q6のゲートへ接続する結合用MOSトランジスタ
で、信号サンプリング機能を有する。Q5もMOS
トランジスタで、トランジスタQ3とQ7の変調回
路へ挿入されるが、これは本発明で加えたもので
あり、従来回路ではこの部分は直結である。この
２段のソースホロアの出力端はＢである。
周知のようにソースホロア回路は利得は１以下
であるがインピーダンス変換によく用いられ、本
例でもそうである。第１ソースホロアの出力端Ａ
の電圧はCCDの出力端Ｔの電圧と同様であり
（若干レベルが下る）、従つて第３図ａの如き波形
をしている。トランジスタQ4のゲートに第３図
ｄの如きサンプルホールド信号Ｓ／Ｈを加えると
出力波形の部分P3の電位（転送されてきた電荷
がCCD出力部Ｄに入力したときの出力端Ｔの電
位）が次段ソースホロアに加えられ、出力端Ｂの
電圧Voutは第３図ｂの如くなる。即ち細幅パル
スであるサンプルホールド信号Ｓ／Ｈが加わると
そのパルス幅相当期間だけトランジスタQ4はオ
ンになつて出力端Ａの電位をトランジスタQ6の
ゲートに伝え、信号Ｓ／Ｈが消滅するとトランジ
スタQ4はオフとなり、トランジスタQ6のゲート
はフローテイングになつて信号Ｓ／Ｈを加えられ
たとき電位を保つ。このため出力電圧Voutは図
示のように入力信号の部分P3の各々を連ねたも
のになる。
であるがインピーダンス変換によく用いられ、本
例でもそうである。第１ソースホロアの出力端Ａ
の電圧はCCDの出力端Ｔの電圧と同様であり
（若干レベルが下る）、従つて第３図ａの如き波形
をしている。トランジスタQ4のゲートに第３図
ｄの如きサンプルホールド信号Ｓ／Ｈを加えると
出力波形の部分P3の電位（転送されてきた電荷
がCCD出力部Ｄに入力したときの出力端Ｔの電
位）が次段ソースホロアに加えられ、出力端Ｂの
電圧Voutは第３図ｂの如くなる。即ち細幅パル
スであるサンプルホールド信号Ｓ／Ｈが加わると
そのパルス幅相当期間だけトランジスタQ4はオ
ンになつて出力端Ａの電位をトランジスタQ6の
ゲートに伝え、信号Ｓ／Ｈが消滅するとトランジ
スタQ4はオフとなり、トランジスタQ6のゲート
はフローテイングになつて信号Ｓ／Ｈを加えられ
たとき電位を保つ。このため出力電圧Voutは図
示のように入力信号の部分P3の各々を連ねたも
のになる。
しかしこの出力電圧Voutには点線で示すよう
に雑音がのるという問題がある。トランジスタ
Q4に第３図ｄに示す如くサンプルホールド信号
Ｓ／Ｈを加えると、該トランジスタのゲートとソ
ース・ドレイン間容量を介して、出力端Ａとトラ
ンジスタQ6のゲートを結ぶ信号回路に電圧が生
じ、これは雑音となる。この雑音電圧の発生を回
避するためのトランジスタQ4は図示のように、
ゲート電極Ｇ１の両側にシールド用のゲート電極
G2，G3を設けられている。シールド用ゲート電
極G2，G3は実際には第２図に示すように一体に
なつており、電源VDDへ接続される。このように
すれば、ゲート電極Ｇ１はトランジスタのソース
領域SR及びドレイン領域DRに対して静電遮蔽さ
れることになり、ゲート電極電位の変化がソー
ス、ドレイン領域SR，DRに雑音電圧を誘起する
ことがない。しかし、ゲート電極Ｇ１にサンプル
ホールド信号Ｓ／Ｈが加わるとき該電極の下部の
半導体基板に電荷が集つてチヤネルができ（トラ
ンジスタがオンになる）、該信号Ｓ／Ｈが消滅す
るとき該チヤネルを構成していた電荷が四散して
チヤネルが消滅し（トランジスタはオフになる）、
こうして信号Ｓ／Ｈの印加、消滅で電荷の移動が
あり、この電荷の移動により雑音電圧の発生があ
る。この電荷の流入、流出により生じる電圧が第
３図ｂに点線に示す電圧で、フイードスルーノイ
ズと呼ばれる。フイードスルーノイズの消去は極
めて難しい。例えば、この電圧は電荷の流出入で
生じるからチヤネル幅を小にしたりして該電荷を
少量にすることが考えられるが、これではトラン
ジスタのgmが小になつてしまうためにサンプル
ホールド信号Ｓ／Ｈのパルス幅のマージンが劣化
するという問題がある。
に雑音がのるという問題がある。トランジスタ
Q4に第３図ｄに示す如くサンプルホールド信号
Ｓ／Ｈを加えると、該トランジスタのゲートとソ
ース・ドレイン間容量を介して、出力端Ａとトラ
ンジスタQ6のゲートを結ぶ信号回路に電圧が生
じ、これは雑音となる。この雑音電圧の発生を回
避するためのトランジスタQ4は図示のように、
ゲート電極Ｇ１の両側にシールド用のゲート電極
G2，G3を設けられている。シールド用ゲート電
極G2，G3は実際には第２図に示すように一体に
なつており、電源VDDへ接続される。このように
すれば、ゲート電極Ｇ１はトランジスタのソース
領域SR及びドレイン領域DRに対して静電遮蔽さ
れることになり、ゲート電極電位の変化がソー
ス、ドレイン領域SR，DRに雑音電圧を誘起する
ことがない。しかし、ゲート電極Ｇ１にサンプル
ホールド信号Ｓ／Ｈが加わるとき該電極の下部の
半導体基板に電荷が集つてチヤネルができ（トラ
ンジスタがオンになる）、該信号Ｓ／Ｈが消滅す
るとき該チヤネルを構成していた電荷が四散して
チヤネルが消滅し（トランジスタはオフになる）、
こうして信号Ｓ／Ｈの印加、消滅で電荷の移動が
あり、この電荷の移動により雑音電圧の発生があ
る。この電荷の流入、流出により生じる電圧が第
３図ｂに点線に示す電圧で、フイードスルーノイ
ズと呼ばれる。フイードスルーノイズの消去は極
めて難しい。例えば、この電圧は電荷の流出入で
生じるからチヤネル幅を小にしたりして該電荷を
少量にすることが考えられるが、これではトラン
ジスタのgmが小になつてしまうためにサンプル
ホールド信号Ｓ／Ｈのパルス幅のマージンが劣化
するという問題がある。
発明の目的
本発明はかゝる点に鑑みてなされたもので、ト
ランジスタのgmなどの支障を与えることなく、
フイードスルーノイズを低減させようとするもの
である。
ランジスタのgmなどの支障を与えることなく、
フイードスルーノイズを低減させようとするもの
である。
発明の構成
本発明は、サンプルホールド信号によりオンオ
フする第１のMOSトランジスタを介して入力信
号を与えられ、第２のMOSトランジスタを負荷
抵抗とするMOSソースホロアを備えるアナログ
アンプ回路において、前記サンプルホールド信号
を加えられる第３のMOSトランジスタを設け、
この第３のMOSトランジスタを前記第２のMOS
トランジスタのゲートを接続して、前記第１の
MOSトランジスタのサンプルホールド信号によ
るオンオフ時に生じる雑音電圧と同種の電圧を該
第２のMOSトランジスタのゲートへ与えるよう
にしてなることを特徴とするが、次に実施例を参
照しながらこれを説明する。
フする第１のMOSトランジスタを介して入力信
号を与えられ、第２のMOSトランジスタを負荷
抵抗とするMOSソースホロアを備えるアナログ
アンプ回路において、前記サンプルホールド信号
を加えられる第３のMOSトランジスタを設け、
この第３のMOSトランジスタを前記第２のMOS
トランジスタのゲートを接続して、前記第１の
MOSトランジスタのサンプルホールド信号によ
るオンオフ時に生じる雑音電圧と同種の電圧を該
第２のMOSトランジスタのゲートへ与えるよう
にしてなることを特徴とするが、次に実施例を参
照しながらこれを説明する。
発明の実施例
本発明では第１図に示すようにソースホロアの
負荷トランジスタQ3，Q7のゲート回路に、サン
プリング用トランジスタQ4と同様構造のトラン
ジスタQ5を挿入する。このトランジスタQ5のゲ
ート電極Ｇ５にもサンプルホールド信号Ｓ／Ｈを
加え、シールド用ゲート電極G6，G7には電源VDD
の電圧を加える。このようにすればサンプルホー
ルド信号Ｓ／Ｈの印加、消滅で発生する電荷の流
入、流出はトランジスタQ5でも生じ、これによ
り発生する電圧はトランジスタQ3，Q7のゲート
電圧を上げる。第３図ｃがトランジスタQ3，Q7
のゲート電圧を示す。ゲート電圧が上ればトラン
ジスタQ3，Q7の抵抗が下り、出力Voutの点線部
即ちフイードスルーノイズは除去される。勿論、
完全に除去するにはトランジスタQ3，Q7の利得、
トランジスタQ4のサイズなどを考慮してトラン
ジスタQ5のサイズを適当に選定する必要がある。
負荷トランジスタQ3，Q7のゲート回路に、サン
プリング用トランジスタQ4と同様構造のトラン
ジスタQ5を挿入する。このトランジスタQ5のゲ
ート電極Ｇ５にもサンプルホールド信号Ｓ／Ｈを
加え、シールド用ゲート電極G6，G7には電源VDD
の電圧を加える。このようにすればサンプルホー
ルド信号Ｓ／Ｈの印加、消滅で発生する電荷の流
入、流出はトランジスタQ5でも生じ、これによ
り発生する電圧はトランジスタQ3，Q7のゲート
電圧を上げる。第３図ｃがトランジスタQ3，Q7
のゲート電圧を示す。ゲート電圧が上ればトラン
ジスタQ3，Q7の抵抗が下り、出力Voutの点線部
即ちフイードスルーノイズは除去される。勿論、
完全に除去するにはトランジスタQ3，Q7の利得、
トランジスタQ4のサイズなどを考慮してトラン
ジスタQ5のサイズを適当に選定する必要がある。
この方法によるフイードスルーノイズの低減は
トランジスタQ4のサイズに依存せずに行なえ、
発生源と同じものを消去源にするもので確実なノ
イズ低減が期待できる。
トランジスタQ4のサイズに依存せずに行なえ、
発生源と同じものを消去源にするもので確実なノ
イズ低減が期待できる。
なおフイードスルーノイズキヤンセル用のトラ
ンジスタQ5は図面ではトランジスタQ3のゲート
をトランジスタQ7のゲートへ結ぶ回路中に挿入
しているが、要はQ4と同様な雑音電圧をQ5に発
生させてこれをトランジスタQ7のゲートへ加え
ればよく、この機能が失なわれない範囲でQ5の
挿入箇所は適宜変更してよい。Q5の図示挿入位
置はパターンレイアウト上有利なものである。な
お図示挿入位置では、サンプルホールド信号Ｓ／
ＨによりトランジスタQ5がオンオフするとトラ
ンジスタQ3のゲートはバイアス電圧発生回路Q8，
Q9の出力電圧を与えられたり、与えられなかつ
たりするが、ゲートには寄生容量があるのでこれ
により保持されてQ3のゲート電圧が大きく変動
するようなことはない。またバイアス電圧発生回
路Q6，Q9のトランジスタの抵抗は高く、従つて
トランジスタQ5がフイードスルーノイズを発生
してもそれがバイアス電圧発生回路Q8，Q9によ
り抑えられてしまうようなことはない。
ンジスタQ5は図面ではトランジスタQ3のゲート
をトランジスタQ7のゲートへ結ぶ回路中に挿入
しているが、要はQ4と同様な雑音電圧をQ5に発
生させてこれをトランジスタQ7のゲートへ加え
ればよく、この機能が失なわれない範囲でQ5の
挿入箇所は適宜変更してよい。Q5の図示挿入位
置はパターンレイアウト上有利なものである。な
お図示挿入位置では、サンプルホールド信号Ｓ／
ＨによりトランジスタQ5がオンオフするとトラ
ンジスタQ3のゲートはバイアス電圧発生回路Q8，
Q9の出力電圧を与えられたり、与えられなかつ
たりするが、ゲートには寄生容量があるのでこれ
により保持されてQ3のゲート電圧が大きく変動
するようなことはない。またバイアス電圧発生回
路Q6，Q9のトランジスタの抵抗は高く、従つて
トランジスタQ5がフイードスルーノイズを発生
してもそれがバイアス電圧発生回路Q8，Q9によ
り抑えられてしまうようなことはない。
発明の効果
以上説明したように本発明によれば、サンプル
ホールド用トランジスタのgmなどに悪影響なく
フイードスルーノイズを確実に低減できる利点が
ある。
ホールド用トランジスタのgmなどに悪影響なく
フイードスルーノイズを確実に低減できる利点が
ある。
第１図は本発明の実施例を示す回路図、第２図
はトランジスタの要部構造を示す説明図、第３図
は動作説明用の波形図である。 図面でＳ／Ｈはサンプルホールド信号、Q4は
第１のMOSトランジスタ、Q7は第２のMOSトラ
ンジスタ、Q5は第３のMOSトランジスタであ
る。
はトランジスタの要部構造を示す説明図、第３図
は動作説明用の波形図である。 図面でＳ／Ｈはサンプルホールド信号、Q4は
第１のMOSトランジスタ、Q7は第２のMOSトラ
ンジスタ、Q5は第３のMOSトランジスタであ
る。
Claims (1)
- １ サンプルホールド信号によりオンオフする第
１のMOSトランジスタを介して入力信号を与え
られ、第２のMOSトランジスタを負荷抵抗とす
るMOSソースホロアを備え、且つ前記サンプル
ホールド信号を加えられる第３のMOSトランジ
スタを有し、この第３のMOSトランジスタを前
記第２のMOSトランジスタのゲートに接続して、
前記第１のMOSトランジスタのサンプルホール
ド信号によるオンオフ時に生じる雑音電圧と同種
の電圧を該第２のMOSトランジスタのゲートへ
与えるようにしてなることを特徴とするMOSア
ナログアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111791A JPS60254903A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111791A JPS60254903A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254903A JPS60254903A (ja) | 1985-12-16 |
| JPH0518290B2 true JPH0518290B2 (ja) | 1993-03-11 |
Family
ID=14570241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111791A Granted JPS60254903A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10345839B1 (en) | 2018-03-19 | 2019-07-09 | Kabushiki Kaisha Toshiba | Voltage regulator |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4927351B2 (ja) * | 2005-05-27 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | ドハティ型増幅器 |
| JP7351156B2 (ja) | 2019-09-18 | 2023-09-27 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
| JP7310477B2 (ja) | 2019-09-18 | 2023-07-19 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
-
1984
- 1984-05-31 JP JP59111791A patent/JPS60254903A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10345839B1 (en) | 2018-03-19 | 2019-07-09 | Kabushiki Kaisha Toshiba | Voltage regulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254903A (ja) | 1985-12-16 |
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