JPH0520838B2 - - Google Patents
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- JPH0520838B2 JPH0520838B2 JP60159346A JP15934685A JPH0520838B2 JP H0520838 B2 JPH0520838 B2 JP H0520838B2 JP 60159346 A JP60159346 A JP 60159346A JP 15934685 A JP15934685 A JP 15934685A JP H0520838 B2 JPH0520838 B2 JP H0520838B2
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- Japan
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- circuit
- node
- capacitor
- voltage
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電圧昇圧回路が設けられ、メモリ
セルの選択時にはこの電圧昇圧回路で電源電圧よ
りも高められた電圧をメモリセルの選択線に供給
するようにした半導体記憶装置に関する。
セルの選択時にはこの電圧昇圧回路で電源電圧よ
りも高められた電圧をメモリセルの選択線に供給
するようにした半導体記憶装置に関する。
［発明の技術的背景］
半導体記憶装置、特にダイナミツクRAM（ラ
ンダムアクセスメモリ）では、動作速度の高速
化、データの読み出しマージンを高めるため、メ
モリセルの書き込み電圧を電源電圧に十分近付け
る、等の理由により、電圧昇圧回路を設けて電源
電圧以上に昇圧された電圧を選択されたワード線
に出力するようなものがある。
ンダムアクセスメモリ）では、動作速度の高速
化、データの読み出しマージンを高めるため、メ
モリセルの書き込み電圧を電源電圧に十分近付け
る、等の理由により、電圧昇圧回路を設けて電源
電圧以上に昇圧された電圧を選択されたワード線
に出力するようなものがある。
このような電圧昇圧回路が設けられた従来の半
導体記憶装置の構成を第７図のブロツク図に示
す。図において、１０は例えばそれぞれ選択用の
MOSトランジスタとデータ記憶用のキヤパシタ
からなる複数のダイナミツク型メモリセルが設け
られたメモリセルアレイである。このメモリセル
アレイ１０内に設けられているメモリセルは複数
のワード線１１のいずれかに接続されており、そ
のワード線が駆動されるとこれに接続された全て
のメモリセルが同時に選択されるようになつてい
る。１２はアドレス信号に応じて上記ワード線１
１を選択するロウデコーダである。ロウデコーダ
１２には電圧昇圧回路１３で電源電圧以上に昇圧
された出力信号OUTが供給されており、このロ
ウデコーダ１２はアドレス信号に応じて選択した
ワード線１１をこの信号OUTで駆動する。上記
電圧昇圧回路１３には入力信号INとしてRAS（ロ
ウアドレス・ストローブ信号）やオートリフレツ
シユ動作のための制御信号等が供給されており、
電圧昇圧回路１３は入力信号INのレベルが変化
した際に電源電圧以上に昇圧された信号OUTを
出力する。また図示していないが、上記メモリセ
ルアレイ１０内のメモリセルは各一対のビツト線
を介して各ワード線単位でセンスアツプ回路に接
続され、さらにこのセンスアンプ回路はカラムデ
コーダに接続されており、選択されたワード線１
１に接続されたメモリセルの記憶データがセンス
アンプ回路でセンスされ、このうちのいくつかの
データがカラムデコーダで選択される。そしてデ
ータの読み出しはこのカラムデコーダで選択され
たデータが外部に出力され、データの書き込みは
カラムデコーダに新たに書き込みデータを供給す
ることによつて行われる。
導体記憶装置の構成を第７図のブロツク図に示
す。図において、１０は例えばそれぞれ選択用の
MOSトランジスタとデータ記憶用のキヤパシタ
からなる複数のダイナミツク型メモリセルが設け
られたメモリセルアレイである。このメモリセル
アレイ１０内に設けられているメモリセルは複数
のワード線１１のいずれかに接続されており、そ
のワード線が駆動されるとこれに接続された全て
のメモリセルが同時に選択されるようになつてい
る。１２はアドレス信号に応じて上記ワード線１
１を選択するロウデコーダである。ロウデコーダ
１２には電圧昇圧回路１３で電源電圧以上に昇圧
された出力信号OUTが供給されており、このロ
ウデコーダ１２はアドレス信号に応じて選択した
ワード線１１をこの信号OUTで駆動する。上記
電圧昇圧回路１３には入力信号INとしてRAS（ロ
ウアドレス・ストローブ信号）やオートリフレツ
シユ動作のための制御信号等が供給されており、
電圧昇圧回路１３は入力信号INのレベルが変化
した際に電源電圧以上に昇圧された信号OUTを
出力する。また図示していないが、上記メモリセ
ルアレイ１０内のメモリセルは各一対のビツト線
を介して各ワード線単位でセンスアツプ回路に接
続され、さらにこのセンスアンプ回路はカラムデ
コーダに接続されており、選択されたワード線１
１に接続されたメモリセルの記憶データがセンス
アンプ回路でセンスされ、このうちのいくつかの
データがカラムデコーダで選択される。そしてデ
ータの読み出しはこのカラムデコーダで選択され
たデータが外部に出力され、データの書き込みは
カラムデコーダに新たに書き込みデータを供給す
ることによつて行われる。
このようにして、選択されたワード線１１に昇
圧された高い電圧を供給することにより、選択さ
れたメモリセルからデータを読み出す際の速度を
高めることができ、あるいはメモリセルの選択用
トランジスタのインピーダンスを低下させて記憶
用キヤパシタに対して電源電圧に十分近い電圧を
充電することができる。
圧された高い電圧を供給することにより、選択さ
れたメモリセルからデータを読み出す際の速度を
高めることができ、あるいはメモリセルの選択用
トランジスタのインピーダンスを低下させて記憶
用キヤパシタに対して電源電圧に十分近い電圧を
充電することができる。
第８図は上記第７図の半導体記憶装置で使用さ
れる電圧昇圧回路の具体的構成を示す回路図であ
り、第９図はそのタイミングチヤートである。こ
の回路において、予めノードN1は負荷MOSトラ
ンジスタとしてのＮチヤンネルMOSトランジス
タ２０を介して、電源電圧VDDよりもＮチヤンネ
ルMOSトランジスタの閾値電圧VTHだけ低い電位
に充電されている。そして入力信号INが低電位
（VSS）のとき、ノードN1はキヤパシタ２１によ
り昇圧され、VDD＋ΔV2（ただし、ΔV2はＮチヤ
ネルMOSトランジスタの閾値電圧VTHよりも十分
大きな電圧）にされている。このノードN1の電
位によりＮチヤンネルMOSトランジスタ２２が
オンしており、ノードN2が電源電位VDDになるま
でキヤパシタ２３がこのトランジスタ２２を介し
て充電させる。またこのとき、出力制御信号
CONT1はVSS、CONT2はVDDにされ、信号
CONT1によりＮチヤネルMOSトランジスタ２
４がオフ、信号CONT2によりＮチヤンネル
MOSトランジスタ２５がオンしているので、出
力ノードN3の信号OUTの電位はVSSになつてい
る。
れる電圧昇圧回路の具体的構成を示す回路図であ
り、第９図はそのタイミングチヤートである。こ
の回路において、予めノードN1は負荷MOSトラ
ンジスタとしてのＮチヤンネルMOSトランジス
タ２０を介して、電源電圧VDDよりもＮチヤンネ
ルMOSトランジスタの閾値電圧VTHだけ低い電位
に充電されている。そして入力信号INが低電位
（VSS）のとき、ノードN1はキヤパシタ２１によ
り昇圧され、VDD＋ΔV2（ただし、ΔV2はＮチヤ
ネルMOSトランジスタの閾値電圧VTHよりも十分
大きな電圧）にされている。このノードN1の電
位によりＮチヤンネルMOSトランジスタ２２が
オンしており、ノードN2が電源電位VDDになるま
でキヤパシタ２３がこのトランジスタ２２を介し
て充電させる。またこのとき、出力制御信号
CONT1はVSS、CONT2はVDDにされ、信号
CONT1によりＮチヤネルMOSトランジスタ２
４がオフ、信号CONT2によりＮチヤンネル
MOSトランジスタ２５がオンしているので、出
力ノードN3の信号OUTの電位はVSSになつてい
る。
入力信号INがVSSからVDDに立上がるとインバ
ータ２６の出力がVDDからVSSに反転し、これに
よりノードN1がキヤパシタ２１によるカツプリ
ングでVDD＋ΔV2からVDD−VTHに低下する。これ
によりトランジスタ２２がオフする。さらにイン
バータ２７の出力がVSSからVDDになり、ノード
N2がキヤパシタ２３によるカツプリングでVDDか
らVDD＋ΔV1に昇圧される。入力信号INの立ち上
がりに伴い、出力制御信号CONT1はVSSからVDD
になり次に高インピーダンス状態になる。これに
よりトランジスタ２４がまずオンし、ノードN2
の電位が出力信号OUTとして出力ノードN3から
出力される。次に信号CONT1が高インピーダン
ス状態となると、トランジスタ２４のゲートと出
力ノードN3との間に挿入されているキヤパシタ
２８によるカツプリングにより、トランジスタ２
４のゲート電位が昇圧される。これによりトラン
ジスタ２４が三極管動作し、昇圧されたノード
N2の電位VDD＋ΔV1がそのまま出力ノードN3に
出力される。出力制御信号CONT2は、入力信号
INの立ち上がりに伴つてVDDからVSSに変化し、
これによりトランジスタ２５をオフする。
ータ２６の出力がVDDからVSSに反転し、これに
よりノードN1がキヤパシタ２１によるカツプリ
ングでVDD＋ΔV2からVDD−VTHに低下する。これ
によりトランジスタ２２がオフする。さらにイン
バータ２７の出力がVSSからVDDになり、ノード
N2がキヤパシタ２３によるカツプリングでVDDか
らVDD＋ΔV1に昇圧される。入力信号INの立ち上
がりに伴い、出力制御信号CONT1はVSSからVDD
になり次に高インピーダンス状態になる。これに
よりトランジスタ２４がまずオンし、ノードN2
の電位が出力信号OUTとして出力ノードN3から
出力される。次に信号CONT1が高インピーダン
ス状態となると、トランジスタ２４のゲートと出
力ノードN3との間に挿入されているキヤパシタ
２８によるカツプリングにより、トランジスタ２
４のゲート電位が昇圧される。これによりトラン
ジスタ２４が三極管動作し、昇圧されたノード
N2の電位VDD＋ΔV1がそのまま出力ノードN3に
出力される。出力制御信号CONT2は、入力信号
INの立ち上がりに伴つてVDDからVSSに変化し、
これによりトランジスタ２５をオフする。
次に入力信号INがVDDからVSSに変化すると、
出力制御信号CONT1はVSS、出力制御信号
CONT2はVDDになり、これによりトランジスタ
２４がオフ、トランジスタ２５がオンし、出力ノ
ードN3はトランジスタ２５によつてVSSまで放電
される。他方、インバータ２６の出力はVDD、イ
ンバータ２７の出力はVSSになり、ノードN1が再
びVDD＋ΔV2に昇圧され、これによりトランジス
タ２２がオンしてキヤシタ２３が充電される。
出力制御信号CONT1はVSS、出力制御信号
CONT2はVDDになり、これによりトランジスタ
２４がオフ、トランジスタ２５がオンし、出力ノ
ードN3はトランジスタ２５によつてVSSまで放電
される。他方、インバータ２６の出力はVDD、イ
ンバータ２７の出力はVSSになり、ノードN1が再
びVDD＋ΔV2に昇圧され、これによりトランジス
タ２２がオンしてキヤシタ２３が充電される。
ここで、キヤパシタ２３の放電の後、ノード
N2の電位は1/2VDDないし2/3VDD程度まで低下す
る。この電位をVDD程度まで充電するために必要
な時間t1はトランジスタ２２の素子寸法（デイメ
ンジヨン）にもよるが、通常、速くても20n秒な
いし30n秒程度である。
N2の電位は1/2VDDないし2/3VDD程度まで低下す
る。この電位をVDD程度まで充電するために必要
な時間t1はトランジスタ２２の素子寸法（デイメ
ンジヨン）にもよるが、通常、速くても20n秒な
いし30n秒程度である。
［背景技術の問題点］
ところで、第７図のような従来の記憶装置にお
いて、連続してデータの読み出し、または書き込
み動作を行なうような場合、それぞれの動作の間
には少なくとも上記キヤパシタ２３の充電を行な
うための20n秒ないし30n秒の時間が必要である。
いて、連続してデータの読み出し、または書き込
み動作を行なうような場合、それぞれの動作の間
には少なくとも上記キヤパシタ２３の充電を行な
うための20n秒ないし30n秒の時間が必要である。
仮にこのような時間間隔を取らずに、充電が不
十分な状態で次の動作を開始すると、ワード線電
位が低い状態となり、メモリセルの選択用トラン
ジスタのコンダクタンスが小さくなり、ビツト線
に十分な電位差が生じる前にセンスアンプ回路が
動作し、これにより誤動作が生じたり、記憶用キ
ヤパシタの書き込み電圧が小さくなることにより
データ保持時間の短縮によるデータの消失および
ソフトエラー率の増大が起こる。このため、この
充電時間中は他の回路が動作可能であつても次の
動作に移ることはできない。従つて、サイクル時
間は上記キヤパシタ２３における充電時間分だけ
長くなつてしまうという欠点がある。
十分な状態で次の動作を開始すると、ワード線電
位が低い状態となり、メモリセルの選択用トラン
ジスタのコンダクタンスが小さくなり、ビツト線
に十分な電位差が生じる前にセンスアンプ回路が
動作し、これにより誤動作が生じたり、記憶用キ
ヤパシタの書き込み電圧が小さくなることにより
データ保持時間の短縮によるデータの消失および
ソフトエラー率の増大が起こる。このため、この
充電時間中は他の回路が動作可能であつても次の
動作に移ることはできない。従つて、サイクル時
間は上記キヤパシタ２３における充電時間分だけ
長くなつてしまうという欠点がある。
また、最近、ダイナミツクRAMでは内部にア
ドレスカウンタを持ち、外部からアドレスを与え
ずにリフレツシユを行なわせるオートリフレツシ
ユ機能を持つものができてきている。このような
RAMでは、通常のデータ書き込みおよび読み出
し動作（以下、このよな動作をノーマル動作と称
する）とリフレツシユ動作とをそれぞれ別の動作
して行なわせることができる。そこで、リフレツ
シユ時間短縮のため、メモリセルアレイをカラム
分割し、ノーマル動作時よりも多くのワード線を
同時に駆動することが考えられる。しかしなが
ら、従来の記憶装置で使用されている電圧昇圧回
路では、実際にワード線に印加される昇圧電位
は、前記第８図のキヤパシタ２３の容量と出力ノ
ードN3からワード線までの経路に存在する寄生
容量との比率で決まるため、リフレツシユ動作時
にノーマル動作時よりも多くのワード線を駆動し
ようとすると、キヤパシタ２３の容量をノーマル
動作に合せたときにはリフレツシユ動作時はワー
ド線電位が不十分になり、データの消失およびソ
フトエラー率の増大等が生じる。他方、キヤパシ
タ２３の容量をリフレツシユ動作に合せたときに
はノーマル動作時のワード線電位が必要以上に高
くなり、メモリセル内の選択用MOSトランジス
タのゲート酸化膜もしくはロウデコーダ内の
MOSトランジスタの信頼性が著しく悪化する。
ドレスカウンタを持ち、外部からアドレスを与え
ずにリフレツシユを行なわせるオートリフレツシ
ユ機能を持つものができてきている。このような
RAMでは、通常のデータ書き込みおよび読み出
し動作（以下、このよな動作をノーマル動作と称
する）とリフレツシユ動作とをそれぞれ別の動作
して行なわせることができる。そこで、リフレツ
シユ時間短縮のため、メモリセルアレイをカラム
分割し、ノーマル動作時よりも多くのワード線を
同時に駆動することが考えられる。しかしなが
ら、従来の記憶装置で使用されている電圧昇圧回
路では、実際にワード線に印加される昇圧電位
は、前記第８図のキヤパシタ２３の容量と出力ノ
ードN3からワード線までの経路に存在する寄生
容量との比率で決まるため、リフレツシユ動作時
にノーマル動作時よりも多くのワード線を駆動し
ようとすると、キヤパシタ２３の容量をノーマル
動作に合せたときにはリフレツシユ動作時はワー
ド線電位が不十分になり、データの消失およびソ
フトエラー率の増大等が生じる。他方、キヤパシ
タ２３の容量をリフレツシユ動作に合せたときに
はノーマル動作時のワード線電位が必要以上に高
くなり、メモリセル内の選択用MOSトランジス
タのゲート酸化膜もしくはロウデコーダ内の
MOSトランジスタの信頼性が著しく悪化する。
従つて、従来の記憶装置では、ノーマル動作と
リフレツシユ動作で異なる本数のワード線を駆動
することができないという問題がある。
リフレツシユ動作で異なる本数のワード線を駆動
することができないという問題がある。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものでありその目的は、連続してデータの書き
込みもしくは読み出し動作を行なう場合にこれを
高速で行なうことができ、あるいはリフレツシユ
動作を行なう場合にはこのリフレツシユに要する
時間を従来に比べて短縮することができる半導体
記憶装置を提供することにある。
たものでありその目的は、連続してデータの書き
込みもしくは読み出し動作を行なう場合にこれを
高速で行なうことができ、あるいはリフレツシユ
動作を行なう場合にはこのリフレツシユに要する
時間を従来に比べて短縮することができる半導体
記憶装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあつては、
電圧昇圧回路を二つ用意し、この二つの電圧昇圧
回路を交互に動作させることにより、連続してデ
ータの書き込みもしくは読み出しを行なう場合に
これを高速に行なうことができ、また二つの電圧
昇圧回路の一方をデータの書き込みおよび読み出
し動作の時に使用し、他方のリフレツシユン動作
の時に使用するようにしてリフレツシユに要する
時間を短縮するようにしている。
電圧昇圧回路を二つ用意し、この二つの電圧昇圧
回路を交互に動作させることにより、連続してデ
ータの書き込みもしくは読み出しを行なう場合に
これを高速に行なうことができ、また二つの電圧
昇圧回路の一方をデータの書き込みおよび読み出
し動作の時に使用し、他方のリフレツシユン動作
の時に使用するようにしてリフレツシユに要する
時間を短縮するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る半導体記憶装置のブロ
ツク図である。
ツク図である。
第１図において、１０は従来と同様に複数のダ
イナミツク型メモリセルが設けられたメモリセル
アレイである。このメモリセルアレイ１０内に設
けられているメモリセルは複数のワード線１１に
いずれかに接続されている。１２はアドレス信号
に応じて上記ワード線１１を選択するロウデコー
ダである。このロウデコーダ１２には第１の電圧
昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂ
のいずれか一方で電源電圧以上に昇圧された信号
OUTが供給されており、このロウデコーダ１２
はアドレス信号に応じて選択したワード線１１を
この昇圧信号OUTで駆動する。上記第１の電圧
昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂ
には入力信号切換回路１４を介して入力信号IN
がIN1もしくはIN2として入力されるようになつ
ている。上記入力信号切換回路１４の入力信号
INとしては、RAS（ロウアドレス・ストローブ信
号）やオートリフレツシユ動作のための制御信号
等が供給される。上記第１および第２の電圧昇圧
回路１３Ａ，１３Ｂはそれぞれ、入力信号IN1も
しくはIN2のレベルが変化した際にそれぞれ電源
電圧を昇圧して信号OUTとして出力する。
イナミツク型メモリセルが設けられたメモリセル
アレイである。このメモリセルアレイ１０内に設
けられているメモリセルは複数のワード線１１に
いずれかに接続されている。１２はアドレス信号
に応じて上記ワード線１１を選択するロウデコー
ダである。このロウデコーダ１２には第１の電圧
昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂ
のいずれか一方で電源電圧以上に昇圧された信号
OUTが供給されており、このロウデコーダ１２
はアドレス信号に応じて選択したワード線１１を
この昇圧信号OUTで駆動する。上記第１の電圧
昇圧回路１３Ａおよび第２の電圧昇圧回路１３Ｂ
には入力信号切換回路１４を介して入力信号IN
がIN1もしくはIN2として入力されるようになつ
ている。上記入力信号切換回路１４の入力信号
INとしては、RAS（ロウアドレス・ストローブ信
号）やオートリフレツシユ動作のための制御信号
等が供給される。上記第１および第２の電圧昇圧
回路１３Ａ，１３Ｂはそれぞれ、入力信号IN1も
しくはIN2のレベルが変化した際にそれぞれ電源
電圧を昇圧して信号OUTとして出力する。
第２図は上記第１および第２の電圧昇圧回路１
３Ａ，１３Ｂの具体的構成を示す回路図である。
この第１および第２の電圧昇圧回路１３Ａ，１３
Ｂそれぞれは、MOSトランジスタ２５を除いて
前記第８図に示す電圧昇圧回路と同様に構成され
ており、第１の電圧昇圧回路１３Ａにおいて第８
図回路と対応する部分にはその符号の未尾にアル
フアベツトのＡを付加し、同様に第２の電圧昇圧
回路１３Ｂにおいて第８図回路と対応する部分に
はその符号の未尾にアルフアベツトのＢを付加す
る。そして第１および第２の電圧昇圧回路１３
Ａ，１３Ｂにおいて、信号OUTを得るための出
力ノードN3、N3Bどうしが共通接続され、この
共通接続された出力ノードN3CにMOSトランジ
スタ２５が接続されている。このMOSトランジ
スタ２５のゲートには前記入力信号INと逆相関
係にある出力制御信号CONT2が供給されるよう
になつている。さらに上記第１の電圧昇圧回路１
３Ａのトランジスタ２４Ａのゲートには出力制御
信号CONT１１が、第２の電圧昇圧回路１３Ｂ
のトランジスタ２４Ｂのゲートには出力制御信号
CONT２２がそれぞれ供給されるようになつて
おり、第１の電圧昇圧回路１３Ａのインバータ２
６Ａには入力信号としてIN1が、第２の電圧昇圧
回路１３Ｂのインバータ２６Ｂには入力信号とし
てIN2がそれぞれ供給されるようになつている。
３Ａ，１３Ｂの具体的構成を示す回路図である。
この第１および第２の電圧昇圧回路１３Ａ，１３
Ｂそれぞれは、MOSトランジスタ２５を除いて
前記第８図に示す電圧昇圧回路と同様に構成され
ており、第１の電圧昇圧回路１３Ａにおいて第８
図回路と対応する部分にはその符号の未尾にアル
フアベツトのＡを付加し、同様に第２の電圧昇圧
回路１３Ｂにおいて第８図回路と対応する部分に
はその符号の未尾にアルフアベツトのＢを付加す
る。そして第１および第２の電圧昇圧回路１３
Ａ，１３Ｂにおいて、信号OUTを得るための出
力ノードN3、N3Bどうしが共通接続され、この
共通接続された出力ノードN3CにMOSトランジ
スタ２５が接続されている。このMOSトランジ
スタ２５のゲートには前記入力信号INと逆相関
係にある出力制御信号CONT2が供給されるよう
になつている。さらに上記第１の電圧昇圧回路１
３Ａのトランジスタ２４Ａのゲートには出力制御
信号CONT１１が、第２の電圧昇圧回路１３Ｂ
のトランジスタ２４Ｂのゲートには出力制御信号
CONT２２がそれぞれ供給されるようになつて
おり、第１の電圧昇圧回路１３Ａのインバータ２
６Ａには入力信号としてIN1が、第２の電圧昇圧
回路１３Ｂのインバータ２６Ｂには入力信号とし
てIN2がそれぞれ供給されるようになつている。
第３図は上記入力切換回路１４の具体的構成を
示す回路図である。この回路１４は一対のアンド
ゲート回路３１，３２とトグルフリツプフロツプ
回路３３とから構成されている。上記アンドゲー
ト回路３１，３２それぞれの一方の入力端には上
記入力信号INが並列に供給されている。アンド
ゲート回路３１の他方の入力端には上記フリツプ
フロツプ回路３３のＱ出力が供給されている。ア
ンドゲート回路３２の他方の入力端には上記フリ
ツプフロツプ回路３３の出力が供給されてい
る。フリツプフロツプ回路３３のトグル入力(T)と
しては“１”レベル（VDD）が常時供給されてお
り、クロツク入力（CP）としては１回のデータ
の書き込み動作期間もしくは読み出し動作期間に
対応した周期を持つクロツクパルスφが供給され
るようになつている。
示す回路図である。この回路１４は一対のアンド
ゲート回路３１，３２とトグルフリツプフロツプ
回路３３とから構成されている。上記アンドゲー
ト回路３１，３２それぞれの一方の入力端には上
記入力信号INが並列に供給されている。アンド
ゲート回路３１の他方の入力端には上記フリツプ
フロツプ回路３３のＱ出力が供給されている。ア
ンドゲート回路３２の他方の入力端には上記フリ
ツプフロツプ回路３３の出力が供給されてい
る。フリツプフロツプ回路３３のトグル入力(T)と
しては“１”レベル（VDD）が常時供給されてお
り、クロツク入力（CP）としては１回のデータ
の書き込み動作期間もしくは読み出し動作期間に
対応した周期を持つクロツクパルスφが供給され
るようになつている。
このように構成された記憶装置はデータの書込
みもしくは読み出し動作を連続して行なう場合に
その動作の高速化を図るようにしたものであり、
動作を第４図のタイミングチヤートを用いて説明
する。まず、第３図の回路ではクロツクパルスφ
が供給される毎にフリツプフロツプ回路３３のＱ
出力および出力が交互に“１”レベルにされ
る。このため、一対のアンドゲート回路３１，３
２を介して入力信号INが交互に切換えられ、信
号IN1とIN2が交互に“１”レベルに設定され
る。そして例えば、あるタイミングにおいて入力
信号INが“１”レベルに立ち上がり、これによ
り一方の信号IN1が“１”レベルにされたとする
と、この信号IN1により第１の電圧昇圧回路１３
Ａが動作してその内部ノードN2Aには前記した
ようにVDD＋ΔV1に昇圧された電位が得られる。
入力信号INの立ち上がりに伴い、出力制御信号
CONT11がVSSからVDDになり次に高インピーダ
ンス状態になる。これによりトランジスタ２４Ａ
がまずオンし、ノードN2Aの電位が共通出力ノ
ードN3Cから出力される。次に信号CONT１１
が高インピーダンス状態になると、キヤパシタ２
８Ａによるカツプリングにより、トランジスタ２
４Ａのゲート電位が昇圧され、これによりトラン
ジスタ２４Ａが三極管動作して、昇圧されたノー
ドN2Aの電位VDD＋ΔV1がそのまま共通出力ノー
ドN3Cに出力される。出力制御信号CONT2は、
入力信号INの立ち上がりに伴つてVDDからVSSに
変化し、これによりトランジスタ２５がオフす
る。
みもしくは読み出し動作を連続して行なう場合に
その動作の高速化を図るようにしたものであり、
動作を第４図のタイミングチヤートを用いて説明
する。まず、第３図の回路ではクロツクパルスφ
が供給される毎にフリツプフロツプ回路３３のＱ
出力および出力が交互に“１”レベルにされ
る。このため、一対のアンドゲート回路３１，３
２を介して入力信号INが交互に切換えられ、信
号IN1とIN2が交互に“１”レベルに設定され
る。そして例えば、あるタイミングにおいて入力
信号INが“１”レベルに立ち上がり、これによ
り一方の信号IN1が“１”レベルにされたとする
と、この信号IN1により第１の電圧昇圧回路１３
Ａが動作してその内部ノードN2Aには前記した
ようにVDD＋ΔV1に昇圧された電位が得られる。
入力信号INの立ち上がりに伴い、出力制御信号
CONT11がVSSからVDDになり次に高インピーダ
ンス状態になる。これによりトランジスタ２４Ａ
がまずオンし、ノードN2Aの電位が共通出力ノ
ードN3Cから出力される。次に信号CONT１１
が高インピーダンス状態になると、キヤパシタ２
８Ａによるカツプリングにより、トランジスタ２
４Ａのゲート電位が昇圧され、これによりトラン
ジスタ２４Ａが三極管動作して、昇圧されたノー
ドN2Aの電位VDD＋ΔV1がそのまま共通出力ノー
ドN3Cに出力される。出力制御信号CONT2は、
入力信号INの立ち上がりに伴つてVDDからVSSに
変化し、これによりトランジスタ２５がオフす
る。
次に入力信号INが“０”レベルに下がると、
トランジスタ２４Ａがオフし、トランジスタ２５
がオンするので、その後、共通出力ノードN3C
の電位はVSSに低下する。このとき、インバータ
２７Ａの出力がVSSに反転するので、ノードN2A
の電位はVDD＋ΔV1から1/2VDDないし2/3VDDまで
低下し、このノードN2Aはトランジスタ２４Ａ
によつて充電状態に入る。
トランジスタ２４Ａがオフし、トランジスタ２５
がオンするので、その後、共通出力ノードN3C
の電位はVSSに低下する。このとき、インバータ
２７Ａの出力がVSSに反転するので、ノードN2A
の電位はVDD＋ΔV1から1/2VDDないし2/3VDDまで
低下し、このノードN2Aはトランジスタ２４Ａ
によつて充電状態に入る。
次に入力信号INが“１”レベルに立ち上がる
と、今度は他方の信号IN2が“１”レベルにされ
る。従つてこの信号IN2により、今度は第２の電
圧昇圧回路１３Ｂが動作し、その後、ノード
N2Bには前記したようにVDD＋ΔV1に昇圧された
電位が得られ、この電位が共通出力ノードN3C
から出力される。この期間、第１の電圧昇圧回路
１３Ａではキヤパシタ１３Ａに対する充電が続け
られており、第２の電圧昇圧回路１３Ｂの動作中
にその充電が完了する。以下、同様に第１、第２
の電圧昇圧回路１３Ａ，１３Ｂを交互に動作させ
ることによつて、第１、第２の電圧昇圧回路１３
Ａ，１３の共通出力ノードN3Cで得られる昇圧
された信号（OUT）の周期は、前記第９図に示
す信号に比較して約半分程度に短縮することがで
きる。
と、今度は他方の信号IN2が“１”レベルにされ
る。従つてこの信号IN2により、今度は第２の電
圧昇圧回路１３Ｂが動作し、その後、ノード
N2Bには前記したようにVDD＋ΔV1に昇圧された
電位が得られ、この電位が共通出力ノードN3C
から出力される。この期間、第１の電圧昇圧回路
１３Ａではキヤパシタ１３Ａに対する充電が続け
られており、第２の電圧昇圧回路１３Ｂの動作中
にその充電が完了する。以下、同様に第１、第２
の電圧昇圧回路１３Ａ，１３Ｂを交互に動作させ
ることによつて、第１、第２の電圧昇圧回路１３
Ａ，１３の共通出力ノードN3Cで得られる昇圧
された信号（OUT）の周期は、前記第９図に示
す信号に比較して約半分程度に短縮することがで
きる。
このように、第１および第２の電圧昇圧回路１
３Ａ，１３Ｂのうち一方が動作中に他方でキヤパ
シタ２３が充電されているので、電圧昇圧回路１
３Ａ，１３Ｂにおける従来のような充電のための
待ち時間は必要ない。従つて、従来と比べてサイ
クル時間が短縮化され、より高速に動作させるこ
とができる。
３Ａ，１３Ｂのうち一方が動作中に他方でキヤパ
シタ２３が充電されているので、電圧昇圧回路１
３Ａ，１３Ｂにおける従来のような充電のための
待ち時間は必要ない。従つて、従来と比べてサイ
クル時間が短縮化され、より高速に動作させるこ
とができる。
第５図はこの発明の他の実施例に係る入力信号
切換回路１４の具体的構成を示す回路図である。
この切換回路は、この発明の記憶装置でリフレツ
シユ動作に要する時間の短縮化を図る際に、前記
第３図の切換回路の代わりに使用されるものであ
る。そしてこの回路は一対のアンドゲート回路４
１，４２とインバータ４４とから構成されてい
る。上記アンドゲート回路４１，４２それぞれの
一方の入力端には入力信号INが並列に供給され
ている。上記アンドゲート回路４１の他方の入力
端には、ノーマル動作時には“１”レベルに、リ
フレツシユ動作時には“０”レベルにされる切換
信号Ｎ／が直接に供給され、アンドゲート回路
４２の他方の入力端にはこの切換信号Ｎ／が上
記インバータ４３を介して供給されるようになつ
ている。すなわち、このような入力信号切換回路
を使用すれば、ノーマル動作時にはアンドゲート
回路４１を介して入力信号INが信号IN1として
出力され、リフレツシユ動作時にはアンドゲート
回路４２を介して入力信号INが信号IN2として
出力される。従つて、この場合には第１の電圧昇
圧回路１３Ａをノーマル動作専用の電圧昇圧回路
として、第２の電圧昇圧回路１３Ｂをリフレツシ
ユ動作専用の電圧昇圧回路として使用することが
できる。
切換回路１４の具体的構成を示す回路図である。
この切換回路は、この発明の記憶装置でリフレツ
シユ動作に要する時間の短縮化を図る際に、前記
第３図の切換回路の代わりに使用されるものであ
る。そしてこの回路は一対のアンドゲート回路４
１，４２とインバータ４４とから構成されてい
る。上記アンドゲート回路４１，４２それぞれの
一方の入力端には入力信号INが並列に供給され
ている。上記アンドゲート回路４１の他方の入力
端には、ノーマル動作時には“１”レベルに、リ
フレツシユ動作時には“０”レベルにされる切換
信号Ｎ／が直接に供給され、アンドゲート回路
４２の他方の入力端にはこの切換信号Ｎ／が上
記インバータ４３を介して供給されるようになつ
ている。すなわち、このような入力信号切換回路
を使用すれば、ノーマル動作時にはアンドゲート
回路４１を介して入力信号INが信号IN1として
出力され、リフレツシユ動作時にはアンドゲート
回路４２を介して入力信号INが信号IN2として
出力される。従つて、この場合には第１の電圧昇
圧回路１３Ａをノーマル動作専用の電圧昇圧回路
として、第２の電圧昇圧回路１３Ｂをリフレツシ
ユ動作専用の電圧昇圧回路として使用することが
できる。
ここで、第24の電圧昇圧回路１３Ｂ内のキヤパ
シタ２３Ｂの容量を第１の電圧昇圧回路１３Ａ内
のキヤパシタ２３Ａよりも大きく設定しておけ
ば、リフレツシユ動作時にはノーマル動作時のと
きよりも多くのワード線を同時に駆動することが
できる。これにより、カラム分割されたRAMの
場合に、１回のリフレツシユ動作でより多くのメ
モリセルのリフレツシユが行なえるため、リフレ
ツシユに要する時間を短縮することができる。
シタ２３Ｂの容量を第１の電圧昇圧回路１３Ａ内
のキヤパシタ２３Ａよりも大きく設定しておけ
ば、リフレツシユ動作時にはノーマル動作時のと
きよりも多くのワード線を同時に駆動することが
できる。これにより、カラム分割されたRAMの
場合に、１回のリフレツシユ動作でより多くのメ
モリセルのリフレツシユが行なえるため、リフレ
ツシユに要する時間を短縮することができる。
また、ノーマル動作を行なう場合、必要最低限
である１本のワード線のみが駆動できればよいの
で、ノーマル動作専用の第１の電圧昇圧回路１３
Ａではキヤパシタ２３Ａの容量として小さなもの
が使用でき、消費電力が少なくなるという効果も
ある。
である１本のワード線のみが駆動できればよいの
で、ノーマル動作専用の第１の電圧昇圧回路１３
Ａではキヤパシタ２３Ａの容量として小さなもの
が使用でき、消費電力が少なくなるという効果も
ある。
このように信号切換回路１４で、ノーマル動作
時とリフレツシユ動作時とで入力信号INを切換
えるようにすれば、第１、第２の電圧昇圧回路１
３Ａ，１３Ｂをノーマル動作とリフレツシユ動作
それぞれに対して最適に設計することができる。
時とリフレツシユ動作時とで入力信号INを切換
えるようにすれば、第１、第２の電圧昇圧回路１
３Ａ，１３Ｂをノーマル動作とリフレツシユ動作
それぞれに対して最適に設計することができる。
ところで、上記実施例のように第１、第２の電
圧昇圧回路１３Ａ，１３Ｂをノーマル動作とリフ
レツシユ動作それぞれで専用に使用したときに、
リフレツシユ動作のみが行なわれ、ノーマル動作
が長時間行われないような場合には、ノーマル動
作用の第１電圧昇圧回路１３Ａ内のノードN1A
が長時間放置されたままになる。このとき、この
ノードN1Aの電位がリーク電流によつて順次低
下してVDD以下になると、ノードN2Aの電位は
VDD−VTHまでしか充電されなくなる。このよう
な電位状態で第１の電圧昇圧回路１３Ａが動作す
ると、出力ノードN3Aでは十分な昇圧電圧が得
られず、この発明の効果を十分に発揮させること
ができなくなる場合がある。そこで、このような
場合には第６図の実施例回路に示すように、ノー
マル動作用の第１の電圧昇圧回路１３Ａのノード
N1Aに対してキヤパシタ２９の一端を接続し、
このキヤパシタ２９の他端には第２の電圧昇圧回
路１３Ｂに供給される入力信号IN2を供給するよ
うにしている。
圧昇圧回路１３Ａ，１３Ｂをノーマル動作とリフ
レツシユ動作それぞれで専用に使用したときに、
リフレツシユ動作のみが行なわれ、ノーマル動作
が長時間行われないような場合には、ノーマル動
作用の第１電圧昇圧回路１３Ａ内のノードN1A
が長時間放置されたままになる。このとき、この
ノードN1Aの電位がリーク電流によつて順次低
下してVDD以下になると、ノードN2Aの電位は
VDD−VTHまでしか充電されなくなる。このよう
な電位状態で第１の電圧昇圧回路１３Ａが動作す
ると、出力ノードN3Aでは十分な昇圧電圧が得
られず、この発明の効果を十分に発揮させること
ができなくなる場合がある。そこで、このような
場合には第６図の実施例回路に示すように、ノー
マル動作用の第１の電圧昇圧回路１３Ａのノード
N1Aに対してキヤパシタ２９の一端を接続し、
このキヤパシタ２９の他端には第２の電圧昇圧回
路１３Ｂに供給される入力信号IN2を供給するよ
うにしている。
このような構成によれば、ノーマル動作が長時
間行われず、ノーマル動作用の第１の電圧昇圧回
路１３Ａ内のノードN1Aが長時間放置されたま
までも、リフレツシユ動作が行われるときには信
号IN2によつてノードN1Aの電位がキヤパシタ２
９によるカツプリングによつてその都度上昇す
る。これによりトランジスタ２２Ａがオンし、キ
ヤパシタ２３Ａがこのトランジスタ２２Ａを介し
て充電され、上記のような不都合は生じない。
間行われず、ノーマル動作用の第１の電圧昇圧回
路１３Ａ内のノードN1Aが長時間放置されたま
までも、リフレツシユ動作が行われるときには信
号IN2によつてノードN1Aの電位がキヤパシタ２
９によるカツプリングによつてその都度上昇す
る。これによりトランジスタ２２Ａがオンし、キ
ヤパシタ２３Ａがこのトランジスタ２２Ａを介し
て充電され、上記のような不都合は生じない。
［発明の効果］
以上説明したようにこの発明によれば、連続し
てデータの書き込みもしくは読み出し動作を行な
う場合にこれを高速で行なうことができ、あるい
はリフレツシユ動作を行なう場合にはこのリフレ
ツシユに要する時間を従来に比べて短縮すること
ができる半導体記憶装置を提供することができ
る。
てデータの書き込みもしくは読み出し動作を行な
う場合にこれを高速で行なうことができ、あるい
はリフレツシユ動作を行なう場合にはこのリフレ
ツシユに要する時間を従来に比べて短縮すること
ができる半導体記憶装置を提供することができ
る。
第１図はこの発明の一実施例に係る構成を示す
ブロツク図、第２図および第３図はそれぞれ上記
実施例回路の一部を具体的に示す回路図、第４図
は上記実施例回路のタイミングチヤート、第５図
はこの発明の他の実施例に係る回路図、第６図は
この発明のさらに他の実施例に係る回路図、第７
図は従来の半導体記憶装置のブロツク図、第８図
は上記第７図の半導体記憶装置で使用される電圧
昇圧回路の具体的構成を示す回路図、第９図は上
記第７図回路のタイミングチヤートである。 １０……メモリセルアレイ、１１……ワード
線、１２……ロウデコーダ、１３Ａ，１３Ｂ……
電圧昇圧回路、１４……信号切換回路。
ブロツク図、第２図および第３図はそれぞれ上記
実施例回路の一部を具体的に示す回路図、第４図
は上記実施例回路のタイミングチヤート、第５図
はこの発明の他の実施例に係る回路図、第６図は
この発明のさらに他の実施例に係る回路図、第７
図は従来の半導体記憶装置のブロツク図、第８図
は上記第７図の半導体記憶装置で使用される電圧
昇圧回路の具体的構成を示す回路図、第９図は上
記第７図回路のタイミングチヤートである。 １０……メモリセルアレイ、１１……ワード
線、１２……ロウデコーダ、１３Ａ，１３Ｂ……
電圧昇圧回路、１４……信号切換回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルが設けられたメモリセルア
レイと、 上記メモリセルアレイ内のメモリセルを選択す
るワード線と、 上記ワード線を選択駆動するワード線選択回路
と、 通常のデータ書き込みおよび読み出し時に動作
するように制御され、電源電圧を昇圧して上記ワ
ード線選択回路に供給する第１の電圧昇圧回路
と、 リフレツシユ時に動作するように制御され、電
源電圧を昇して上記ワード線選択回路に供給する
第２の電圧昇圧回路 とを具備したことを特徴とする半導体記憶装置。 ２ 前記第１および第２の電圧昇圧回路はそれぞ
れ少なくとも、 通常のデータ書き込みおよび読み出し時もしく
はリフレツシユ時に入力する入力信号が供給され
る第１の反転回路と、 この第１の反転回路の出力端に一端が接続され
る第１の容量と、 この第１の容量の他端が接続された第１のノー
ドと、 この第１のノードと電源との間に挿入される負
荷トランジスタと、 上記第１の反転回路の出力端に入力端が接続さ
れる第２の反転回路と、 この第２の反転回路の出力端に一端が接続され
る第２の容量と、 この第２の容量の他端が接続され、昇圧された
電圧を得るための第２のノードと、 電流通路がこの第２のノードと電源との間に挿
入され、制御端が上記第１のノードに接続された
トランジスタ とから構成されている特許請求の範囲第１項に記
載の半導体記憶装置。 ３ 複数のメモリセルが設けられたメモリセルア
レイと、 上記メモリセルアレイ内のメモリセルを選択す
るワード線と、 上記ワード線を選択駆動するワード線選択回路
と、 通常のデータ書き込みおよび読み出し時に動作
するように制御され、電源電圧を昇圧して上記ワ
ード線選択回路に供給する第１の電圧昇圧回路
と、 リフレツシユ時に動作するように制御され、電
源電圧を昇圧して上記ワード線選択回路に供給す
る第２の電圧昇圧回路とを具備し、 上記第１の電圧昇圧回路は、 通常のデータ書き込みおよび読み出し時に入力
する入力信号が供給される第１の反転回路と、 この第１の反転回路の出力端に一端が接続され
る第１の容量と、 この第１の容量の他端が接続された第１のノー
ドと、 この第１のノードと電源との間に挿入される第
１の負荷トランジスタと、 上記第１の反転回路の出力端に入力端が接続さ
れる第２の反転回路と、 この第２の反転回路の出力端に一端が接続され
る第２の容量と、 この第２の容量の他端が接続され、昇圧された
電圧を得るための第２のノードと、 電流通路がこの第２のノードと電源との間に挿
入され、制御端が上記第１のノードに接続された
第１のトランジスタと、 リフレツシユ時に入力する入力信号が一端に供
給され、他端が上記第１のノードに接続された第
３の容量とから構成され、 上記第２の電圧昇圧回路は、 通常のデータ書き込みおよび読み出し時に入力
する入力信号が供給される第３の反転回路と、 この第３の反転回路の出力端に一端が接続され
る第４の容量と、 この第４の容量の他端が接続された第３のノー
ドと、 この第３のノードと電源との間に挿入される第
２の負荷トランジスタと、 上記第３の反転回路の出力端に入力端が接続さ
れる第４の反転回路と、 この第４の反転回路の出力端に一端が接続され
る第５の容量と、 この第５の容量の他端が接続され、昇圧された
電圧を得るための第４のノードと、 電流通路がこの第４のノードと電源との間に挿
入され、制御端が上記第３のノードに接続された
第２のトランジスタとから構成されてなることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159346A JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159346A JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220198A JPS6220198A (ja) | 1987-01-28 |
| JPH0520838B2 true JPH0520838B2 (ja) | 1993-03-22 |
Family
ID=15691834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159346A Granted JPS6220198A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220198A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP2965881B2 (ja) * | 1995-02-06 | 1999-10-18 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117784A (ja) * | 1982-12-24 | 1984-07-07 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1985
- 1985-07-19 JP JP60159346A patent/JPS6220198A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220198A (ja) | 1987-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |