JPH0531327B2 - - Google Patents
Info
- Publication number
- JPH0531327B2 JPH0531327B2 JP21098387A JP21098387A JPH0531327B2 JP H0531327 B2 JPH0531327 B2 JP H0531327B2 JP 21098387 A JP21098387 A JP 21098387A JP 21098387 A JP21098387 A JP 21098387A JP H0531327 B2 JPH0531327 B2 JP H0531327B2
- Authority
- JP
- Japan
- Prior art keywords
- average level
- value
- gain
- leading
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル表現された信号の平均レ
ベルを一定にするためのデイジタルAGC回路に
関する。
ベルを一定にするためのデイジタルAGC回路に
関する。
従来、この種のデイジタルAGC回路は、デイ
ジタル入力信号の平均レベルを算出し、その算出
値に応じて利得を求め、入力信号にこの利得を乗
じていた。
ジタル入力信号の平均レベルを算出し、その算出
値に応じて利得を求め、入力信号にこの利得を乗
じていた。
上述した従来のデイジタルAGC回路は、入力
の平均レベルから直接利得を求めているため、入
力信号の平均レベルのダイナミツクレンジが広い
場合、その平均レベルのデイジタル表現のビツト
長が長くなつて、ROMテーブルを用いて利得を
求める場合ROMテーブルの容量が大きくなり、
また、この場合の利得のダイナミツクレンジも広
くなるので利得をデイジタル表現するビツト長も
長くなり、入力信号と利得を乗算する乗算器のハ
ードウエアが大きくなるという欠点がある。
の平均レベルから直接利得を求めているため、入
力信号の平均レベルのダイナミツクレンジが広い
場合、その平均レベルのデイジタル表現のビツト
長が長くなつて、ROMテーブルを用いて利得を
求める場合ROMテーブルの容量が大きくなり、
また、この場合の利得のダイナミツクレンジも広
くなるので利得をデイジタル表現するビツト長も
長くなり、入力信号と利得を乗算する乗算器のハ
ードウエアが大きくなるという欠点がある。
本発明のデイジタルAGC回路は、
入力したデイジタル信号の平均レベルを算出し
て２進数デイジタル値として出力する平均レベル
算出手段と、 平均レベル算出手段の出力値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分を出力す
るリーデイング“０”検出手段と、 平均レベルを入力し、その値をリーデイング
“０”検出手段が出力したリーデイング“０”の
差分だけシフトして出力する第１のシフト手段
と、 第１のシフト手段によつてシフトされた平均レ
ベルを入力し、その値と平均レベルの目標値との
比に対応する利得を出力する可変利得発生手段
と、 入力したデイジタル信号の２進数デイジタル値
をリーデイング“０”検出手段の出力値分シフト
して、シフトされたデイジタル信号を出力する第
２のシフト手段と、 第２のシフト手段の出力を入力し、その値に可
変利得発生手段が出力した利得を乗算する乗算手
段を有する。
て２進数デイジタル値として出力する平均レベル
算出手段と、 平均レベル算出手段の出力値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分を出力す
るリーデイング“０”検出手段と、 平均レベルを入力し、その値をリーデイング
“０”検出手段が出力したリーデイング“０”の
差分だけシフトして出力する第１のシフト手段
と、 第１のシフト手段によつてシフトされた平均レ
ベルを入力し、その値と平均レベルの目標値との
比に対応する利得を出力する可変利得発生手段
と、 入力したデイジタル信号の２進数デイジタル値
をリーデイング“０”検出手段の出力値分シフト
して、シフトされたデイジタル信号を出力する第
２のシフト手段と、 第２のシフト手段の出力を入力し、その値に可
変利得発生手段が出力した利得を乗算する乗算手
段を有する。
入力したデイジタル信号の平均レベルが所定の
平均レベルの目標値とリーデイング“０”が同じ
数になるようにシフトされ、同じ桁数の数値によ
つて利得が計算されるので、利得は精度によつて
決まる最小の数値となる。この利得が乗算器で乗
算係数となるため乗算器のハードウエアが小さく
なる。
平均レベルの目標値とリーデイング“０”が同じ
数になるようにシフトされ、同じ桁数の数値によ
つて利得が計算されるので、利得は精度によつて
決まる最小の数値となる。この利得が乗算器で乗
算係数となるため乗算器のハードウエアが小さく
なる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。
施例のブロツク図である。
平均レベル算出手段１はデイジタル化された信
号を入力し、その平均レベルを算出して２進数の
デイジタル値として出力する。リーデイング
“０”検出手段２は前記平均レベルの２進数のリ
ーデイング“０”を検出して、予め決められてい
る平均レベルの目標値のリーデイング“０”との
差分を出力する。第１のシフト手段３はリーデイ
ング“０”検出手段２の出力に応じて平均レベル
の２進数のリーデイング“０”を平均レベル目標
値のリーデイング“０”と同数になるようにシフ
トし、末尾が長ければ末尾を切捨て、不足なら
“０”を付加して出力する。可変利得発生手段５
は第１のシフト手段３の出力から微調用の利得を
算出する。第２のシフト手段４はリーデイング
“０”検出手段２の出力値分シフトする。乗算手
段６は第２のシフト手段４の出力を入力し、その
値に可変利得発生手段５が出力した利得を乗算し
て出力する。
号を入力し、その平均レベルを算出して２進数の
デイジタル値として出力する。リーデイング
“０”検出手段２は前記平均レベルの２進数のリ
ーデイング“０”を検出して、予め決められてい
る平均レベルの目標値のリーデイング“０”との
差分を出力する。第１のシフト手段３はリーデイ
ング“０”検出手段２の出力に応じて平均レベル
の２進数のリーデイング“０”を平均レベル目標
値のリーデイング“０”と同数になるようにシフ
トし、末尾が長ければ末尾を切捨て、不足なら
“０”を付加して出力する。可変利得発生手段５
は第１のシフト手段３の出力から微調用の利得を
算出する。第２のシフト手段４はリーデイング
“０”検出手段２の出力値分シフトする。乗算手
段６は第２のシフト手段４の出力を入力し、その
値に可変利得発生手段５が出力した利得を乗算し
て出力する。
次に、本実施例の動作について具体的数値によ
り説明する。
り説明する。
入力されたデイジタル信号の２進数デイジタル
値を「00000001」それ以前の入力信号の値を
「00000011」と「00000010」とすると平均レベル
算出手段１が出力する平均レベル値は
「00000010」となる。別に定められている平均レ
ベル目標値を「01100000」とすると、リーデイン
グ“０”検出手段２は６−１＝５を出力する。し
たがつて、平均レベル値「00000010」は第１のシ
フト手段３で５ビツトシフトされ「01000000」と
なつて出力される。この値の平均レベル目標値
「01100000」との比が可変利得発生手段５で計算
され、1.1が利得となる。一方、入力「00000001」
は第２のシフト手段４によつて５ビツトシフトさ
れて「00100000」となり、乗算手段６に入力し
て、これに利得0.1が乗算され、「00110000」とな
つて出力される。このような動作の中で可変利得
発生手段５としてROMテーブルを用いると、そ
のテーブル容量は入力信号の平均レベルのダイナ
ミツクレンジが第１、第２のシフト手段３，４で
調整されているため、AGCの必要精度のみで決
まる。即ち、平均レベルのダイナミツクレンジは
平均レベルの目標値によつて、そのビツト長がき
められるために一定となり、このことはまた可変
利得発生手段５の出力ビツト長を小さくできる。
即ち、本実施例では0.1の利得は、従来のシフト
をしない方法によると平均レベルの目標値／平均
レベル値が「011000000」／「00000010」＝
「110000」となり乗算のためのメモリ容量が大き
くなつていた。
値を「00000001」それ以前の入力信号の値を
「00000011」と「00000010」とすると平均レベル
算出手段１が出力する平均レベル値は
「00000010」となる。別に定められている平均レ
ベル目標値を「01100000」とすると、リーデイン
グ“０”検出手段２は６−１＝５を出力する。し
たがつて、平均レベル値「00000010」は第１のシ
フト手段３で５ビツトシフトされ「01000000」と
なつて出力される。この値の平均レベル目標値
「01100000」との比が可変利得発生手段５で計算
され、1.1が利得となる。一方、入力「00000001」
は第２のシフト手段４によつて５ビツトシフトさ
れて「00100000」となり、乗算手段６に入力し
て、これに利得0.1が乗算され、「00110000」とな
つて出力される。このような動作の中で可変利得
発生手段５としてROMテーブルを用いると、そ
のテーブル容量は入力信号の平均レベルのダイナ
ミツクレンジが第１、第２のシフト手段３，４で
調整されているため、AGCの必要精度のみで決
まる。即ち、平均レベルのダイナミツクレンジは
平均レベルの目標値によつて、そのビツト長がき
められるために一定となり、このことはまた可変
利得発生手段５の出力ビツト長を小さくできる。
即ち、本実施例では0.1の利得は、従来のシフト
をしない方法によると平均レベルの目標値／平均
レベル値が「011000000」／「00000010」＝
「110000」となり乗算のためのメモリ容量が大き
くなつていた。
以上説明したように本発明は、従来のデイジタ
ルAGC回路にシフト手段による粗調AGCを加え
ることにより、可変利得発生手段と乗算手段のハ
ードウエアを小さくすることができる効果があ
る。
ルAGC回路にシフト手段による粗調AGCを加え
ることにより、可変利得発生手段と乗算手段のハ
ードウエアを小さくすることができる効果があ
る。
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。 １……平均レベル算出手段、２……リーデイン
グ“０”検出手段、３……第１のシフト手段、４
……第２のシフト手段、５……可変利得発生手
段、６……乗算手段。
施例のブロツク図である。 １……平均レベル算出手段、２……リーデイン
グ“０”検出手段、３……第１のシフト手段、４
……第２のシフト手段、５……可変利得発生手
段、６……乗算手段。
Claims (1)
- 【特許請求の範囲】 １ 入力したデイジタル信号の平均レベルを算出
して２進数デイジタル値として出力する平均レベ
ル算出手段と、 平均レベル算出手段の出力値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分を出力す
るリーデイング“０”検出手段と、 平均レベルを入力し、その値をリーデイング
“０”検出手段が出力したリーデイング“０”の
差分だけシフトして出力する第１のシフト手段
と、 第１のシフト手段によつてシフトされた平均レ
ベルを入力し、その値と平均レベルの目標値との
比に対応する利得を出力する可変利得発生手段
と、 入力したデイジタル信号の２進数デイジタル値
をリーデイング“０”検出手段の出力値分シフト
して、シフトされたデイジタル信号を出力する第
２のシフト手段と、 第２のシフト手段の出力を入力し、その値に可
変利得発生手段が出力した利得を乗算する乗算手
段を有するデイジタルAGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098387A JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098387A JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453637A JPS6453637A (en) | 1989-03-01 |
| JPH0531327B2 true JPH0531327B2 (ja) | 1993-05-12 |
Family
ID=16598366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21098387A Granted JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6453637A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373618A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | Ａ／ｄ変換装置 |
| JP2002246860A (ja) * | 2001-02-22 | 2002-08-30 | Kddi Research & Development Laboratories Inc | 受信装置における振幅レベル自動調整装置 |
| JP5592273B2 (ja) | 2009-01-16 | 2014-09-17 | 株式会社カネカ | 硬化性組成物およびその硬化物 |
| US9023932B2 (en) | 2010-01-19 | 2015-05-05 | Kaneka Corporation | Curable composition |
-
1987
- 1987-08-24 JP JP21098387A patent/JPS6453637A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453637A (en) | 1989-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4999628A (en) | Analog-to-digital converting unit with broad dynamic range | |
| US5619198A (en) | Number format conversion apparatus for signal processing | |
| JPH06188838A (ja) | サンプリングレートコンバータ | |
| US5343200A (en) | Analog/digital converter with digital automatic gain control | |
| US3983381A (en) | Digital automatic gain control circuit | |
| JPH0531327B2 (ja) | ||
| EP0144143A2 (en) | Circuit arrangement for adjusting sound volume | |
| JPH0531328B2 (ja) | ||
| JP2656024B2 (ja) | 変調回路 | |
| US4737925A (en) | Method and apparatus for minimizing a memory table for use with nonlinear monotonic arithmetic functions | |
| JPS6190575A (ja) | 映像信号処理装置 | |
| KR910008382B1 (ko) | 제 산 기 | |
| JPH05343994A (ja) | アナログ信号レベル変換回路 | |
| JPS6132436Y2 (ja) | ||
| JPS5958922A (ja) | 自動利得制御方式 | |
| JPH07110687A (ja) | ピッチ情報検出装置 | |
| JPS60142735A (ja) | オ−バ−フロ−検出補正回路 | |
| JPS604322A (ja) | デイジタルａｇｃ回路 | |
| JPH0217730A (ja) | ディジタルａｇｃ回路 | |
| JPH09312549A (ja) | レート変換回路 | |
| JP2910614B2 (ja) | Ａｇｃ用レベル検出回路 | |
| JPS6145628Y2 (ja) | ||
| JPS6139767B2 (ja) | ||
| JP4783319B2 (ja) | ダイナミックレンジスケール回路 | |
| JPH04259124A (ja) | 自動利得制御回路 |