JPH053138B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置に係り、特に、種類の異
なる複数の半導体チツプを塔載した塔載用半導体
基板を有する半導体装置に適用して有効な技術に
関するものである。

［背景技術］ 高速度で外部素子又は外部装置の駆動能力が大
きく、かつ低消費電力の半導体装置を得るため
に、一つの半導体チツプにバイポーラ型半導体素
子又は回路と相補型半導体素子又は回路のような
異なる種類の半導体素子又は回路を複数個設けた
ものがある。（例えば、特願昭58−143859号を参
照） 前記バイポーラ型半導体素子又は回路は、例え
ば、高速度で外部素子又は外部装置への駆動能力
の大きいものが必要なレベル変換回路、入出力回
路、論理回路等に適用され、相補型半導体素子又
は回路は、多くの電力を消費する記憶回路等に適
用される。

しかしながら、本発明者は、かかる技術を検討
した結果、下記の問題点を見い出した。

(1) 一つの半導体チツプ上の集積度が高くなると
歩留が低下する。

(2) 一つの半導体チツプ上に高集積度でバイポー
ラ型半導体素子又は回路と相補型半導体素子又
は回路等の異なる種類の半導体素子又は回路を
作成するには、それぞれの異なる製造法で作成
しなければならないために、製造工程が複雑と
なる。

(3) 高速・高駆動動作のバイポーラ型の入出力回
路およびレベル変換回路を用いてもその配置位
置によつて、外部装置に対する駆動力の向上が
図れず、半導体装置を有する回路系の動作速度
の向上を図ることができない。

［発明の目的］ 本発明の目的は、多種の半導体素子又は回路を
含んだシステムの半導体装置が容易にできる技術
を提供することにある。

本発明の他の目的は、種類の異なる複数の半導
体素子又は回路からなる高集積度の半導体装置に
おいて、その歩留を向上することが可能な技術を
提供することにある。

本発明の他の目的は、半導体装置を有する回路
系の動作速度を向上させることのできる技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。

［発明の概要］ 本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。

すなわち、種類の異なる複数の半導体素子又は
回路からなる高集積度の半導体装置において、配
線及び第１種類の半導体素子又は回路を半導体チ
ツプ塔載用半導体基板に形成し、前記配線と第２
種類の半導体素子又は回路を有する半導体チツプ
とを突起電極で接続し、前記配線と封止用基板に
設けられた外部装置接続用リードとボンデイング
ワイヤ又は突起電極で電気的に接続した構造にす
ることにより、多品種のシステムが容易にでき、
かつ該システムの歩留を向上したものである。

以下、本発明の構成について、本発明を、マイ
クロコンピユータに適用した実施例の半導体装置
とともに説明する。

［実施例 ］ 第１図は、本発明の実施例の半導体装置の封
止用キヤツプを取り外し、配線を省略した平面
図、第２図は、第１図の−切断線における断
面図である。

なお、実施例の全図において、同一機能を有す
るものは同一符号を付け、そのくり返しの説明は
省略する。

第１図及び第２図において、１は封止用（パツ
ケージ）基板であり、アルミナで形成されてい
る。この封止用基板１には、配線（図示していな
い）、ボンデイングパツド２及び外部装置と電気
的に接続するためのリードピン３が設けられてい
る。４は半導体チツプ５を塔載するための塔載用
半導体基板（マザーチツプ）であり、半導体チツ
プ５と熱膨張率を等しくするために、単結晶シリ
コンで形成されている。この塔載用半導体基板４
には、例えば高速度で外部素子又は外部装置への
駆動能力の大きいバイポーラ型の入出力回路（又
はレベル変換回路、インタフエース回路等）６、
論理回路７等が形成されている。これらのバイポ
ーラ型半導体素子又は回路として、例えば非飽和
形のECL（emiter coupled logic）等の回路構成
が適用できる。また、その配線領域８には配線
（図示していない）が形成され、その周辺部には
ボンデイングパツド９が形成されている。そし
て、塔載用半導体基板４は、封止用基板１の中央
部に接着剤で接着され、前記ポンデイングパツド
２と９をボンデイングワイヤ１０で電気的に接続
してある。

前記半導体チツプ５は、例えば、ROM（read
only memory），RAM（random access
memory）等の低消費電力の相補型記憶回路１１
及び１２が形成されている。この半導体チツプ４
は、塔載用半導体基板４に半田等のぬれ性の良好
な突起電極１３で電気的に接続されている。

このように塔載用半導体基板４に予め高速度で
外部素子又は外部装置への駆動能力の大きいバイ
ポーラ型の入出力回路６、論理回路７を形成して
おき、低消費電力の記憶回路１１又は１２が設け
られている半導体チツプ５を突起電極１３を介し
て塔載用半導体基板４に電気的に接続することに
より、多種の半導体素子又は回路のシステムが容
易に形成することができる。すなわち、システム
の機能を分割して、その分割された各機能の所定
種類の半導体素子又は回路をそれぞれ塔載用半導
体基板４又は半導体チツプ５上に作成しておき、
それらを組み立てることにより、多種の半導体素
子又は回路からなる多品種の半導体装置が容易に
できる。

また、一つの半導体チツプ４上に形成されてい
るシステムを機能別に分割して、各機能別の半導
体素子又は回路を有する半導体チツプを作成し、
これらを組合せるようにすることにより、ウエハ
を小さい半導体チツプに分割できるので、そのシ
ステムの歩留を向上することができる。

また、相補型半導体チツプ５はモジユール内部
のみ駆動できれば十分であり、外部素子又は外部
装置への駆動能力は塔載用半導体基板４上のバイ
ポーラ型半導体素子又は回路でかせげるため、標
準的な相補型半導体チツプ５を用いても、高速度
で外部素子又は外部装置への駆動能力の大きいも
のが実現できる。

また、例えば、消費電力の大きい記憶回路１１
及び１２に、低消費電力の相補型半導体素子又回
路が使用できるので、低消費電力の半導体装置が
得られる。

また、前記塔載用半導体基板４を規格化すれ
ば、コストパーフオマンスが向上できる。

［実施例 ］ 第３図は、本発明の実施例の半導体装置の塔
載用半導体基板と配線領域とのレイアウトを示す
平面図、第４図は、第３図の−切断線におけ
る断面図である。

本実施例は、第３図及び第４図に示すよう
に、前記実施例１の変形であり、塔載用半導体基
板４の配線領域８を多層配線技術の利用により、
入出力回路７、レベル変換回路１４等のバイポー
ラ型半導体回路上にまで拡大したものである。

このように配線領域８を拡大することにより、
相補型半導体チツプ５を配置できる面積が広がる
ので、相補型半導体チツプ５対塔載用半導体基板
４の比率を向上することができる。すなわち、有
効半導体素子の相補型半導体チツプ５を多く設け
ることができるので、外部素子又は外部装置への
駆動能力の大きい比較的低消費電力の大規模集積
回路の半導体装置が実現できる。

また、本実施例２においては、図３に示すよう
に高速・高駆動動作のバイポーラ型入出力回路
７，７が、塔載用半導体基板４の主面において、
互いに対向する２辺の近傍に配置され、かつ、高
速・高駆動動作のバイポーラ型レベル変換回路１
４，１４が他の２辺の近傍に配置されている。こ
れにより、外部装置と、バイポーラ型入出力回路
７およびバイポーラ型レベル変換回路１４との距
離を短くすることができるので、外部装置に対す
る駆動力を向上させることができ、本実施例の半
導体装置を有する回路系の動作速度を向上させる
ことが可能となつている。

［効果］ 以上説明したように、本願において開示された
新規な技術によれば、以下に述べるような効果を
得ることができる。

(1) 塔載用半導体基板に予め高速度で外部素子又
は外部装置への駆動能力大きいバイポーラ型の
レベル変換回路、入出力回路、論理回路を形成
しておき、低消費電力の記憶回路が設けられて
いる半導体チツプをフリツプ・チツプ方式の突
起電極を介して塔載用半導体基板に電気的に接
続する構造にすることにより、多種の半導体素
子又は回路を用いた多品種のシステムが容易に
形成することができる。すなわち、システムの
機能を分割して各々の機能を備えた塔載用半導
体基板及び半導体チツプを作成しておき、それ
らをフリツプ・チツプ方式で組み立てることに
より、多品種のシステムの半導体装置を容易に
得ることができる。

(2) 前記(1)により、システム設計が簡単になる。

(3) システムの機能を分割して、それぞれの機能
の半導体チツプを作成し、それらを組合せるこ
とにより、ウエハを小さく分割することができ
るので、そのシステムの歩留を向上することが
できる。

(4) 前記(1)により、半導体チツプはモジユール内
部のみ駆動できれば十分であり、外部素子又は
外部装置への駆動能力は塔載用半導体基板上の
バイポーラ型半導体素子又は回路でかせげるの
で、標準的な相補型半導体チツプを用いても、
外部素子又は外部装置への駆動能力の大きいも
のが実現できる。

(5) 前記(1)により、相補型半導体素子又は回路が
使用できるので、低消費電力の半導体装置が得
られる。

(6) 前記(1)において、塔載用半導体基板を規格化
すれば、コストパーフイマンスが向上できる。

(7) 塔載用基板に設けられたバイポーラ型半導体
素子又ま回路の上にまで配線領域を拡大するこ
とにより、相補型半導体チツプを配置できる面
積が広がるので、相補型半導体チツプ対塔載用
半導体基板の比率を向上することができる。(8)
前記(7)により、有効半導体素子の相補型半導体
チツプを多く設けることができるので、外部素
子又は外部装置への駆動能力の大きい比較的低
消費電力の大規模集積回路の半導体装置が実現
できる。

(9) 高速・高駆動動作のバイポーラ型入出力回路
および高速・高駆動動作のバイポーラ型レベル
変換回路を、塔載用半導体基板の主面の周辺に
配置したことにより、外部装置と、バイポーラ
型入出力回路およびレベル変換回路との距離を
短くすることができるので、外部装置に対する
駆動力を向上させることができ、半導体装置を
有する回路系の動作速度を向上させることが可
能となる。

以上、本発明を実施例にもとずき具体的に説明
したが、本発明は、前記実施例に限定されること
なく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。

例えば、前記実施例では、本発明をマイクロコ
ンピユータに適用したものについて説明したが、
他のシステムにも適用できることはいうまでもな
い。

【図面の簡単な説明】

第１図は、本発明の実施例の半導体装置の封
止用キヤツプを取り外ずし、配線を省略した平面
図、第２図は、第１図の−切断線における断
面図、第３図は、本発明の実施例の半導体装置
の塔載用基板と配線領域とのレイアウトを示す平
面図、第４図は、第３図の−切断線における
断面図である。 図中、１……封止用基板、２……ボンデイング
パツド、３……リードピン、４……塔載用半導体
基板、５……半導体チツプ、６……バイポーラ型
論理回路、７……バイポーラ型入出力回路、８…
…配線領域、９……ボンデイングパツド、１０…
…ボンデイングワイヤ、１１，１２……相補型記
憶回路、１３……突起電極、１４……バイポーラ
型レベル変換回路である。

Claims (1)

【特許請求の範囲】
1. １ 封止用基板と、前記封止用基板上に搭載され
   た半導体チツプ塔載用半導体基板と、前記半導体
   チツプ塔載用半導体基板の中央に形成された多層
   配線領域上に突起電極を介して塔載された半導体
   チツプとを備え、前記半導体チツプに相補型記憶
   回路を形成するとともに、前記半導体チツプ塔載
   用半導体基板の主面の周辺に、外部素子または外
   部装置に電気的に接続された高速・高駆動動作の
   バイポーラ型の入出力回路と、レベル変換回路と
   を配置したことを特徴とする半導体装置。