JPH053144B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置特にマイクロチヤネル型
を有するMIS型（絶縁ゲイト型）電界効果半導体
装置（以下μチヤネルMIS.FET）およびそれに
キヤパシタを連結した半導体装置の作製方法を提
案するにある。

本発明は、一導電型の半導体基板表面上に同種
または異種の導電型の半導体、または導体よりな
る第１の層と、該層上に誘電体層と該誘電体層上
に導体または半導体の第２の層を形成した後、こ
れらの層を選択的にエツチングをして半導体基板
表面上に凸状に設け、この第１の領域の凸状のＬ
型のコーナー部を利用して、その高さを第１の領
域と概略一致させ、その巾をそのコーナーに形成
させる被膜の膜厚に概略一致せしめる断面が三角
形状または縦型の角状（以下単に三角形状とい
う）の層をゲイト電極として形成することにあ
る。

さらに加えて本発明は、この第１の領域またそ
の領域に接した基板上部に同一形状に設けられた
不純物領域をソースまたはドレインを構成する領
域とし、三角形状の層をゲイト電極とし、さらに
この層の他端下の半導体内の上部には第１の領域
と同一導電型の第２の領域をドレインまたはソー
スとして設けることによりMIS.FETを構成せし
め、加えてこの第１の領域または第１の領域内に
同時にキヤパシタを設ける1Tr／cell構造の半導
体装置の作製方法に関する。

従来、MIS.FETおよびそれに直列に連結した
キヤパシタの構造は第１図に示された如く、フイ
ールド絶縁物２、ゲイト電極６およびソースまた
はドレイン１３に相対して実効的にドレインまた
はソースでありかつキヤパシタの下側電極を構成
するドレインまたはソース１４を設け、さらにそ
のリード９およびキヤパシタ用絶縁物１５、対抗
電極７を設けていた。

従来、MIS.FETはゲイト絶縁物１１の両端下
に必ず一対のソース、ドレイン領域１３，１４を
半導体基板に同一平面を構成して形成していた。

さらにこのゲイト電極６は、ゲイト絶縁物１１
の上のみならず、キヤパシタの対抗電極７の上面
にまでわたつて設けていた。これはゲイト電極の
一端１６下にソースまたはドレイン１３の一端
を、またゲイト電極の見掛け上の他端１８下をド
レインまたはソース１４とした自己整合性を有せ
しめていた。しかし実際に作られているゲイト電
極の他端１７は、１８より大きく作つてマスク合
わせ精度のバラツキを補償するようにしたポリ
（多結晶珪素の被膜を７，６に使用したプロセス）
である。しかしかかる場合にはチヤネル長は1μm
以下にすることはフオト・エツチングのプロセス
により不可能であり、特に１８の段差部における
凹凸のため、チヤネル長を短くすることはパター
ンの段切れ等が発生し不可能であつた。

本発明はこの段差を逆に利用して、MIS.FET
のゲイト電極を設け、かつこの電極はキヤパシタ
の対抗電極上にまでわたらせずに形成させている
ことを特徴とする。

本発明はこのゲイト電極として機能する層のチ
ヤネル長に対応する巾を0.1〜1μmときわめて小
さくでき、さらにその厚さは0.5〜1μmと厚い三
角形状または縦型の角状を有し、これまでのゲイ
ト電極に比べて縦方向に長い断面構造を有してい
る。

加えてこの縦方向に長いため、そのままではそ
の強度が十分でない。このためこの強度を補償す
るため、この層に添つて第１の領域が設けられて
いる。加えて、この第１の領域下の半導体上に、
MIS.FETのソースまたはドレインの一部または
全部として構成せしめ、さらにこの領域の内部に
絶縁体、導体（半導体）を積層したキヤパシタを
ソースまたはドレインに直列して設けたことを特
徴としている。

このため、本発明の半導体装置はその要素を構
成させるための高密度化を従来の横方向の面積を
スケーリングにより縮めるのではなく、高さ方向
に積極的に設けることにより成就させることを目
的としている。

以下に図面に従つて本発明の実施例を記す。

実施例 １ 第２図は本発明の他の実施例である。

即ち、Ｐ型の導電型を有する半導体基板１に対
しその基板にプラズマ窒化を800〜1200℃にて施
し、表面に50〜250Åの厚さの窒化珪素膜を第１
のフオトマスクを用いてフオトリソグラフイー
技術によつて選択的にバツフアエツチ液にて除去
した。さらにその除去された領域のみを、５〜15
気圧に加圧された水蒸気中にて600〜1100℃にて
加熱酸化をし、フイールド絶縁膜２を0.3〜2μm
の厚さに埋置して形成した。またこのフイールド
絶縁物上部をその上面を平坦にするため、30〜50
％化学的にバツフアエツチ液にてマスクとなつた
窒化物を除去すると同時に一部除去してもよい。

この後第２図Ａにおいては、その右側のフイー
ルド絶縁物２上にわたつて半導体基板１上に第１
の領域を形成した。

即ちこの第１の領域は、その下側に0.05〜
0.2μmの厚さに高濃度のＮ型の導電型になる不純
物をドープした半導体の第１の層３０を、さらに
その上面に積層した酸化タンタル、窒化珪素、酸
化チタンまたは強誘電体膜よりなる誘電体層３１
を形成し、その上面に対抗電極３２を導体または
半導体によりなる第２の層を形成した。

この第１の領域３の高さは0.5〜2.5μmであり、
また全面積は設計上必要な容量（キヤパシタン
ス）により決められた。半導体１との接触は、基
板との寄生容量を除去するため小面積とし、フイ
ールド絶縁物にわたつてキヤパシタを設けたこと
が本発明の特徴である。

さらに公知のフオトリソグラフイーにより、
その側周辺のエツジがサイドエツチされずに垂直
なエツジ側面が出るように注意しながら選択的に
除去し、第１の領域３を残存させた。例えば
2.45GHzのマイクロ波により励起された弗素系ガ
ス（例えばNF₃またはCF₄）を基板に対し上方向
より0.001〜0.1torrにて垂直にあて、エツチング
をした。その結果、側周辺は基板表面に対し85〜
90度にほぼ垂直にきれいに切ることができた。か
くしてキヤパシタの誘電体層３１、電極３０、対
抗電極３２のすべてが同一形状をなし凸状の第１
の領域を構成させることができた。

またこの第１の領域を構成する第１層および第
２の層は不純物がドープされた珪素ではなく、真
性または真性とＰまたはＮ型の半導体との多層
膜、さらにまたは金属または金属化合物特に
Mo，Ｗまたはその珪化物（Mo₂Si，W₂Si）であ
つてもよい。

またこの誘電体層３１を設けるため、第１の層
３０を半導体層とし、その上面より所定の部分に
酸素または窒素を高濃度に添加して酸化珪素また
は窒化珪素の絶縁膜（誘電体層）を形成してもよ
い。

第２図Ｂおいて、さらにこの半導体基板１およ
び第１の領域３の上表面を酸化または窒化をして
絶縁膜４を形成した。もちろんこの絶縁膜４は気
相法または真空蒸着法により形成してもよい。ま
た第１の領域３が基板と異種の半導体または導体
の場合は、その酸化物または窒化物となり、基板
表面上の絶縁膜とは異なる種類の絶縁膜となるこ
とはいうまでもない。

さらに第２図Ｂおいて、開口４１，４２を第３
のフオトマスクを用いて形成し、その上に三角
形状の層６を形成するための半導体または導体の
被膜５を形成した。この後この被膜５の側周辺部
８を利用してイオン注入法により第２の領域１３
をこの被膜５を貫通して下側の基板に注入して形
成した。この領域は第１の層３０と同一導電型を
有せしめた。

次に陽極酸化または選択酸化法を用いて第４の
フオトマスク、フオトレジストにより選択的に
電極・リード９，４５を除く他部を垂直方向より
酸化して酸化珪素等の絶縁物４４を形成した。こ
の時、第１の領域３の側周辺には三角形状の層
６，８′が形成される。そしてこの層６はゲイト
電極として機能せしめ、他の層８′は第５のフオ
トリソグラフイー技術により再度酸化させて消滅
させた。マスクの工程において、ゲイト電極６
と同時にリード６、リード９、コンタクト４５を
作り、同一基板の他のMIS.FETのゲイト、ソー
ス、ドレインと連続させることができる。

かくして第２図Ｃに示すごとく、フイールド絶
縁物２および三角形状の層６の両端下をより精密
に位置せしめるため、第２の領域１３および第１
の領域３の下側の拡散層１４を熱処理により形成
せしめてもよい。そしてそれぞれの領域１３およ
び１４または３をソースおよびドレイン、または
ドレインまたはソースとし、三角形状の層６をゲ
イト電極とするμチヤネルMIS.FETを作ること
ができた。

そして第２図Ｄにおいては、層間絶縁物３６を
利用してフオトマスク、により第３のリード
１０を設けたものである。

このMIS.FETは基板の少数キヤリアを用いる
Ｎ１３−Ｐ（ゲイト電極下のチヤネル形成領域）−
Ｎ１４または３の構造であつた。

しかし、基板の多数キヤリアを用いるＮ１３−
Ｎ（ゲイト電極６下のチヤネル形成領域）−Ｎ１４
または３であつてもよい。

また複数個を相対に設けたＣ／MIS.FET構造
としてもよい。

また、リード５，９がフイールド絶縁物２上に
設けられているため、複数のMIS.FETを集積化
することはきわめて容易であつた。

第２図Ｅは第２図Ｄの電気的な等価回路とした
ものであるとすると、電極６はＮ型、キヤパシタ
３１は第１の領域の内部にその一部を構成して下
側電極３１、上側対抗電極３２、誘電体層３１よ
りなり、さらにこの下側電極はμチヤネルMIS.
FETのソースまたはドレインを併用しているた
め、高密度のメモリセル（1Tr／cell）を作るこ
とができた。

また第１の領域をフオトマスクにてマスクア
ラインを行う際、その第１の領域の大部分はフイ
ールド絶縁物２の上面にわたつて設けることがで
きる。そのため、実質的に第１の領域３下に作り
得る拡散層１４の存在する領域の巾を0.3〜3μm
ときわめて狭くできる。

そのため、層１４と基板との寄生容量をきわめ
て少なくすることができた。さらにこのゲイト電
極６とソースまたはドレイン１３との作製に何等
特殊な工程を必要とすることなく、またさらにそ
の電極、リード５，９も同時に作製できること、
またこの上面に層間絶縁物３６の上に第５、第６
のフオトマスク５，６によるフオトエツチングが
行えること、２層配線がＸ，Ｙ方向に実施でき、
さらにその必要なマスク数が７種類のみであると
いう特徴を有する。

実施例 ２ 第３図は本発明の他の実施例である。

第３図は実施例２をさらに発展させたものであ
る。即ち第２の領域１３およびそれと対称に一対
の第１の領域３，３′を設けている。

第１図の領域は、その一部をフイールド絶縁物
２上にわたつて設け、μチヤネルMIS.FETはソ
ースまたはドレイン１３、ゲイト６，６′、ドレ
インまたはソース１４，１４′を経て、キヤパシ
タの下側電極用の第１の層３０，３０′、誘電体
層３１，３１′、上側対抗電極用第２の層３２，
３２′が設けられていた。図面において１３，９
はビツト線であり、６，６′をワード線として
1Tr／cellを２個対をなす構造とするメモリシス
テムの一部である。かかる構造にすると、第２の
領域は共通させることができ、また誘電体層３
１，３１′はゲイト絶縁膜とは異なる高い誘電率
の材料例えば酸化タンタル、チタン酸バリユーム
等を使用することができる特徴を有する。

この実施例においては、ゲイト電極６，６′の
作製は従来より用いられた溶液を用いるエツチン
グ方法ではなく、サイドエツチおよびテーパエツ
チのきわめて少ないまたはまつたくないエツチン
グ方法を用いることが重要である。具体的には
2.45GHzを用いたマイクロ波によりエツチング用
反応性気体例えば弗化珪素（NF₃），CF₄を化学
的に活性化し、さらにその真空度を0.1〜
0.001torr特に0.005〜0.01torrの真空度の雰囲気で
プラズマ化した弗素シヤワーを基板の上面より垂
直方向に流し、サイドエツチを皆無にするべく努
めた。

さらにこの三角形状がエツチングにより作られ
た層６の外側の外周辺をその酸化物絶縁物２４に
より絶縁させている。この酸化物の厚さは0.01〜
0.3μmであり、さらにその外側はポリイミド等の
層間絶縁物３６を形成し、その上面に第３の導電
体を形成した。

以上の実施例はすべて1Tr／cellのRAMを作る
ことを目的としている。しかし本発明のプロセス
はそのすべてにおいて同様に、同一基板の他部に
増巾またはインバータ等のμチヤネルMIS.FET
を何等の余分のフオトマスクを加えることなく形
成することができる。このためメモリシステムま
たはロジツクシステムを作るにきわめて好都合で
あつた。

またキヤパシタの下側電極、上側電極および第
１の領域はすべて基板と同一主成分で形成された
シリコンフアミリーとして信頼性を向上させても
よい。また実施例２において、この上側に層間絶
縁物を介してＡ１等のリードを多層に形成させて
もよい。

本発明において、ゲイト電極を電気的にフロー
テイングとしてフローテイングゲイト型不揮発性
メモリを構成させてもよい。

以上の実施例のおいて、第１の領域を構成する
材料または三角形状の層６を構成する材料はＰま
たはＮ型の導電型を有する不純物をドープした基
板と同一主成分の材料例えば珪素を中心として記
した。

しかしそれらは珪素とMo，Ｗとの混合物また
は化合物（Mo₂Si，W₂Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素のごとき半導体とMo，Ｗ、白金
またはその化合物との多層構造を有せしめてもよ
いことはいうまでもない。

また半導体基板は単結晶珪素を記した。しかし
GaAs，InP等の化合物半導体であつても、また
多結晶、アモルフアス、セミアモルフアス半導体
であつてもよいことはいうまでもない。

以上の実施例より明らかなごとく、本発明は従
来の一対の構造を有するソース、ドレインをゲイ
ト電極により互いに離間する構造ではなく、ソー
スまたはドレインを構成し得る第１の領域にその
細部が寄り掛かるようにして力学的に補強をした
ゲイト電極を有し、そのソースまたはドレインは
半導体基板上に設けられた。また他のソースおよ
びドレインはゲイトの一端部に概略一致して半導
体上部に設けられた構造を有し、この構造的な特
徴を有することに加え、さらに0.1〜1μの周波数
応答速度が１〜10GHzを有する極短チヤネル（μ
チヤネル）MIS.FETを電子ビーム露光等の技術
を絶対必要条件として用いることなく、実施せし
めるという大きな特徴を有する。

【図面の簡単な説明】

第１図は従来から知られたMIS.FETの縦断面
図を示す。第２図、第３図は本発明の実施例の製
造工程および構造を示すための縦断面図である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体表面を有する基板の一表面上に凸状の
   第１の領域を形成し、該第１の領域と前記基板表
   面とによりＬ型のコーナー部を形成する工程と、
   前記コーナー部を覆つて導体または半導体よりな
   る層を形成する工程と、該層の選択酸化を行うこ
   とにより前記コーナー部に三角形状または角状の
   層を形成するとともに前記三角形状または角状の
   層以外を酸化物絶縁物に変成する工程とを有する
   ことを特徴とする半導体装置作製方法。 ２ 半導体表面を有する基板の一表面上に導体ま
   たは半導体の第１の層と該層上の誘電体層と該誘
   電体層上の導体または半導体よりなる第２の層と
   を形成する工程と、前記層を選択的に除去して凸
   状の第１の領域を形成し、該第１の領域と前記基
   板表面とによりＬ型のコーナー部を形成する工程
   と、前記半導体表面および前記第１の領域を覆つ
   て絶縁膜を形成する工程と、前記絶縁膜を覆つて
   導体または半導体よりなる層を形成する工程と、
   該層の選択酸化を行うことにより前記コーナー部
   に三角形状または角状の層を形成するとともに前
   記三角形状または角状の層以外を酸化物絶縁物に
   変成する工程と、前記第１の領域に離間して該電
   極の一端下に概略一致して前記半導体上部にソー
   スまたはドレインとして前記第２の領域を形成す
   る工程とを有することを特徴とする半導体装置作
   製方法。