JPS6360544B2 - - Google Patents
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- JPS6360544B2 JPS6360544B2 JP55132529A JP13252980A JPS6360544B2 JP S6360544 B2 JPS6360544 B2 JP S6360544B2 JP 55132529 A JP55132529 A JP 55132529A JP 13252980 A JP13252980 A JP 13252980A JP S6360544 B2 JPS6360544 B2 JP S6360544B2
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置特にMIS型（絶縁ゲイト
型）電界効果半導体装置（以下MIS・FET）お
よびその応用された半導体装置を提案するにあ
る。
型）電界効果半導体装置（以下MIS・FET）お
よびその応用された半導体装置を提案するにあ
る。
本発明は一導電型の半導体基板表面上に同種ま
たは異種の導電型の半導体、または導体よりなる
第１の領域を選択設け この第１の領域の凸部のコーナー部の段差を利
用してその高さを第１の領域と概略一致させ、そ
の巾をそのコーナーに形成させる被膜の膜厚に概
略一致せしめる断面が三角形状の層をゲイト電極
として設けることにある。
たは異種の導電型の半導体、または導体よりなる
第１の領域を選択設け この第１の領域の凸部のコーナー部の段差を利
用してその高さを第１の領域と概略一致させ、そ
の巾をそのコーナーに形成させる被膜の膜厚に概
略一致せしめる断面が三角形状の層をゲイト電極
として設けることにある。
本発明はこの第１の領域をソースまたはドレイ
ンを構成する領域とし、三角形状の層をゲイト電
極とし、さらにこの層の他端下には第１の領域と
同一導電型の第２の領域をドレインまたはソース
として設けることによりMIS・FETを構成せし
め、加えてこの第１の領域上に同時にキヤパシタ
を設けたり、またはこの第１の領域の一部に高抵
抗層をたて型抵抗として設けることを特徴として
いる。
ンを構成する領域とし、三角形状の層をゲイト電
極とし、さらにこの層の他端下には第１の領域と
同一導電型の第２の領域をドレインまたはソース
として設けることによりMIS・FETを構成せし
め、加えてこの第１の領域上に同時にキヤパシタ
を設けたり、またはこの第１の領域の一部に高抵
抗層をたて型抵抗として設けることを特徴として
いる。
従来MIS・FETは第１図に示される如く、半
導体基板１上にゲイト絶縁物１１、ゲイト電極６
および一対の不純物領域１３，１４をソース、ド
レインを互いに離間して設け、さらにそのリード
９，１０をフイールド絶縁物２上に設けていた。
導体基板１上にゲイト絶縁物１１、ゲイト電極６
および一対の不純物領域１３，１４をソース、ド
レインを互いに離間して設け、さらにそのリード
９，１０をフイールド絶縁物２上に設けていた。
従来、ゲイト絶縁物の両端下に必ず一対のソー
ス、ドレイン領域を半導体基板に同一平面を構成
して形成していた。そのためこの場合はIC、LSI
において平面処理のためマスク合せの際焦点ボケ
が好ましい。しかしソース、ドレイン間のチヤネ
ル長はゲイト電極巾により決められ、その巾を小
さくすればするほどチヤネル長は短くなる。しか
しかかるフオトエツチングの工程のため、巾より
も厚さを1/2〜1/5の厚さと薄くしなければなら
ず、逆に電極のシート抵抗が増加し、チヤネル長
を1μまたはそれ以下にすることは現実的には不
可能であつた。
ス、ドレイン領域を半導体基板に同一平面を構成
して形成していた。そのためこの場合はIC、LSI
において平面処理のためマスク合せの際焦点ボケ
が好ましい。しかしソース、ドレイン間のチヤネ
ル長はゲイト電極巾により決められ、その巾を小
さくすればするほどチヤネル長は短くなる。しか
しかかるフオトエツチングの工程のため、巾より
も厚さを1/2〜1/5の厚さと薄くしなければなら
ず、逆に電極のシート抵抗が増加し、チヤネル長
を1μまたはそれ以下にすることは現実的には不
可能であつた。
本発明はこのゲイト電極として機能する層のチ
ヤネル長に対応する巾は0.1〜1μときわめて小さ
くでき、さらにその厚さは0.5〜1μと厚い三角形
状を有し、これまでのゲイト電極に比べてたて方
向に長い断面構造を有している。
ヤネル長に対応する巾は0.1〜1μときわめて小さ
くでき、さらにその厚さは0.5〜1μと厚い三角形
状を有し、これまでのゲイト電極に比べてたて方
向に長い断面構造を有している。
加えてこのたて方向に長いためそのままではそ
の強度が十分でない。このためこの強度を補償す
るため、この層にそつて第１の領域が設けられて
いる。加えてこの第１の領域は、MIS・FETに
おいてはソースまたはドレインの一部または全部
として構成せしめ、さらにこの領域が他のリー
ド、抵抗、キヤパシタまたは他のMIS・FETの
ソースまたはドレインをも併用できるように半導
体基板表面上に密接して凸状に設けたことを特徴
としている。
の強度が十分でない。このためこの強度を補償す
るため、この層にそつて第１の領域が設けられて
いる。加えてこの第１の領域は、MIS・FETに
おいてはソースまたはドレインの一部または全部
として構成せしめ、さらにこの領域が他のリー
ド、抵抗、キヤパシタまたは他のMIS・FETの
ソースまたはドレインをも併用できるように半導
体基板表面上に密接して凸状に設けたことを特徴
としている。
このため本発明の半導体装置はその要素を構成
させるための高密度化を従来の横方向の面積をス
ケーリングにより高めるのではなく高さ方向に積
極的に設けることにより成就させることを目的と
している。
させるための高密度化を従来の横方向の面積をス
ケーリングにより高めるのではなく高さ方向に積
極的に設けることにより成就させることを目的と
している。
以下に図面に従つて本発明の実施例を記す。
実施例 １
半導体基板例えばシリコン単結晶半導体１０
０、Ｐ型１〜５Ωcmを選んだ。その後第２図Ａに
示される如く選択酸化法により第１のフオトマス
クによりフイールド絶縁物２を0.5〜2μの厚さ
に埋置させて形成した。さらにその表面を十分清
浄にした後該基板上に減圧気相法（LPCVD法）
により一導電型の不純物例えばN+型の不純物が
ドープされたシリコン半導体を0.5〜1.5μの厚さ
に形成した。
０、Ｐ型１〜５Ωcmを選んだ。その後第２図Ａに
示される如く選択酸化法により第１のフオトマス
クによりフイールド絶縁物２を0.5〜2μの厚さ
に埋置させて形成した。さらにその表面を十分清
浄にした後該基板上に減圧気相法（LPCVD法）
により一導電型の不純物例えばN+型の不純物が
ドープされたシリコン半導体を0.5〜1.5μの厚さ
に形成した。
さらに公知のフオトリソグラフイーによりそ
の側周辺のエツジが可能な範囲でテーパエツチさ
れないように注意しながら選択的に除去し第１の
領域３を残存させた。例えば2.45GHzのマイクロ
波により励起されたフツ素系ガスを基板に対し上
方向より垂直にあてエツチングをした。その結果
側周辺は85〜90度にほぼ垂直にきれいに切ること
ができた。この実施例ではこの第１の領域の巾を
３〜200μとした。その一部をフイールド絶縁物
２上にわたつて形成し本実施例の如くキヤパシタ
１５の容量を大きくかつ領域１４の基板１との寄
生容量を小さくさせた。この後この第１の領域の
上および側表面さらに半導体基板１の表面上に窒
化珪素被膜４を50〜200Aの厚さに形成させた。
この窒化珪素膜はアンモニアガスを900〜1100℃
にて５〜10気圧に加圧して窒化する高圧窒化法、
または0.1〜10torrに減圧して高周波誘導エネル
ギによるプラズマを発生させてこの活性化したア
ンモニアまたはその分解物の窒素を500〜1100℃
にて加熱して窒化させて形成した。
の側周辺のエツジが可能な範囲でテーパエツチさ
れないように注意しながら選択的に除去し第１の
領域３を残存させた。例えば2.45GHzのマイクロ
波により励起されたフツ素系ガスを基板に対し上
方向より垂直にあてエツチングをした。その結果
側周辺は85〜90度にほぼ垂直にきれいに切ること
ができた。この実施例ではこの第１の領域の巾を
３〜200μとした。その一部をフイールド絶縁物
２上にわたつて形成し本実施例の如くキヤパシタ
１５の容量を大きくかつ領域１４の基板１との寄
生容量を小さくさせた。この後この第１の領域の
上および側表面さらに半導体基板１の表面上に窒
化珪素被膜４を50〜200Aの厚さに形成させた。
この窒化珪素膜はアンモニアガスを900〜1100℃
にて５〜10気圧に加圧して窒化する高圧窒化法、
または0.1〜10torrに減圧して高周波誘導エネル
ギによるプラズマを発生させてこの活性化したア
ンモニアまたはその分解物の窒素を500〜1100℃
にて加熱して窒化させて形成した。
この被膜４は他の絶縁膜例えば酸化珪素、金属
酸化物であつてもよく、またこの第１の領域も不
純物がドープされた珪素ではなく、真性または真
性とP+またはN+型の半導体との多層膜、さらに
または金属または金属化合物特にMo、Ｗまたは
その珪化物（Mo1Si、W2Si等）であつてもよい。
酸化物であつてもよく、またこの第１の領域も不
純物がドープされた珪素ではなく、真性または真
性とP+またはN+型の半導体との多層膜、さらに
または金属または金属化合物特にMo、Ｗまたは
その珪化物（Mo1Si、W2Si等）であつてもよい。
次に公知のCF4ガスを用いたプラズマエツチン
グ法を用いた。開口４１，を設けた。次にその
上面に導体または半導体の被膜５を例えば減圧
CVD法により0.1〜1μの厚さに形成した。この被
膜５は上面および側面の厚さは均質にまた所定の
厚さに形成させることがきわめて重要である。こ
うすると第１の領域３の側周辺はその側周辺にと
つての厚さ方向は被膜５の厚さと同じであるが、
その領域の基板上方からのみかけの厚さは２〜５
倍の厚さにさせることが可能となりきわめて大き
な特徴である。
グ法を用いた。開口４１，を設けた。次にその
上面に導体または半導体の被膜５を例えば減圧
CVD法により0.1〜1μの厚さに形成した。この被
膜５は上面および側面の厚さは均質にまた所定の
厚さに形成させることがきわめて重要である。こ
うすると第１の領域３の側周辺はその側周辺にと
つての厚さ方向は被膜５の厚さと同じであるが、
その領域の基板上方からのみかけの厚さは２〜５
倍の厚さにさせることが可能となりきわめて大き
な特徴である。
例えばＰ型の珪素を0.10〜1.5μ特に0.5〜0.7μの
厚さに形成した。さらにこの被膜に添加するＰま
たはＮ型の不純物の濃度はこの電極６の導電性の
程度、さらにその被膜と半導体基板１との開口４
１でのオーム接触がた、またはPN接合型とする
こと、およびこの被膜下のゲイト絶縁物１１下の
半導体基板をデイプレツシヨン型またはエンヘン
スメント型にするかとの３つの要素により選択さ
れる。
厚さに形成した。さらにこの被膜に添加するＰま
たはＮ型の不純物の濃度はこの電極６の導電性の
程度、さらにその被膜と半導体基板１との開口４
１でのオーム接触がた、またはPN接合型とする
こと、およびこの被膜下のゲイト絶縁物１１下の
半導体基板をデイプレツシヨン型またはエンヘン
スメント型にするかとの３つの要素により選択さ
れる。
例えば基板１がＰ型でその界面をよりＰ化しよ
うとする場合は、被膜５はP+型で珪素を用いれ
ばよい。加えてこの被膜と半導体基板に設けられ
る第２の領域３とをオーム接触させようとするた
めこの実施例では第２の領域１３およびそのリー
ド９の部分のためN+とし、最後にゲイト電極の
部分のみP+とするのに必要な不純物を５〜50倍
のP+の不純物を添加して相殺して形成させた。
うとする場合は、被膜５はP+型で珪素を用いれ
ばよい。加えてこの被膜と半導体基板に設けられ
る第２の領域３とをオーム接触させようとするた
めこの実施例では第２の領域１３およびそのリー
ド９の部分のためN+とし、最後にゲイト電極の
部分のみP+とするのに必要な不純物を５〜50倍
のP+の不純物を添加して相殺して形成させた。
さらにこの被膜５を不純物を添加することなし
に作り、工程(c)の後ゲイト電極の部分のみP+を
添加し、またリード９となる領域はN+を後工程
において形成してもよい。また第２の領域１３と
ゲイト電極６とが同一導電型とするならば被膜５
はN+型でよい。
に作り、工程(c)の後ゲイト電極の部分のみP+を
添加し、またリード９となる領域はN+を後工程
において形成してもよい。また第２の領域１３と
ゲイト電極６とが同一導電型とするならば被膜５
はN+型でよい。
またこの被膜５をW2Si、Mo2Si等珪素とタン
グステンモリブデンの化合物または混合物とする
場合にはそれらの被膜をLPCVD、電子ビーム蒸
着、反応性スパツタ法にて、0.3〜1.5μ特に0.5〜
0.7μ珪成すればよい。
グステンモリブデンの化合物または混合物とする
場合にはそれらの被膜をLPCVD、電子ビーム蒸
着、反応性スパツタ法にて、0.3〜1.5μ特に0.5〜
0.7μ珪成すればよい。
かくして第２図Ｂを得た。
次に第２図Ｃで示される如く、この上面に被膜
の一部として残置させる領域上にフオトレジスト
（例えばOMR−83東京応化製）でコーテイング
し、露光の後フオトエツチングを行なつた。この
エツチングに関しては、従来より用いられた溶液
を用いるエツチング方法ではなく、サイドエツチ
およびテーパエツチのきわめて少ないまたは全く
ないエツチング方法を用いることが重要である。
具体的には2.45GHzを用いたマイクロ波によりエ
ツチング用反応性気体例えばフツ化窒素（NF3）、
CF4を化学的に活性化し、さらにその真空度を0.1
〜0.001torr特に0.05〜0.01torrに真空びきをした
雰囲気のシヤワーを基板の上面より垂直方向に流
し、サイドエツチを皆無にすべく務めた。
の一部として残置させる領域上にフオトレジスト
（例えばOMR−83東京応化製）でコーテイング
し、露光の後フオトエツチングを行なつた。この
エツチングに関しては、従来より用いられた溶液
を用いるエツチング方法ではなく、サイドエツチ
およびテーパエツチのきわめて少ないまたは全く
ないエツチング方法を用いることが重要である。
具体的には2.45GHzを用いたマイクロ波によりエ
ツチング用反応性気体例えばフツ化窒素（NF3）、
CF4を化学的に活性化し、さらにその真空度を0.1
〜0.001torr特に0.05〜0.01torrに真空びきをした
雰囲気のシヤワーを基板の上面より垂直方向に流
し、サイドエツチを皆無にすべく務めた。
その結果、被膜５のうちフオトレジストの形成
されていない平面部が完全に除去される時、第１
の領域３の側周辺の被膜８はそのまま側周辺に三
角形状に層６を残存させることができる。加えて
絶縁膜４上に対抗電極７をキヤパシタを第１の領
域３、絶縁膜４および電極７で構成させて設ける
ことができた。さらに第２の領域となる部分のコ
ンタクト４とそのリード９はこの実施例はＰ型に
て電極リード９として残存させることができた。
この三角形状の層６はその巾が0.05〜1.0μ代表的
には0.1〜0.5μを有し、さらにその高さも0.3〜
2.5μ代表的には0.4〜0.8μをしている。特にこの巾
は被膜５の膜厚とプラズマエツチングによるエツ
チング時間強度の関数であるが、電子ビーム露光
のような高度の技術を用いることなく、0.05〜
1.0μのごく短チヤネルにして設けることができ
た。
されていない平面部が完全に除去される時、第１
の領域３の側周辺の被膜８はそのまま側周辺に三
角形状に層６を残存させることができる。加えて
絶縁膜４上に対抗電極７をキヤパシタを第１の領
域３、絶縁膜４および電極７で構成させて設ける
ことができた。さらに第２の領域となる部分のコ
ンタクト４とそのリード９はこの実施例はＰ型に
て電極リード９として残存させることができた。
この三角形状の層６はその巾が0.05〜1.0μ代表的
には0.1〜0.5μを有し、さらにその高さも0.3〜
2.5μ代表的には0.4〜0.8μをしている。特にこの巾
は被膜５の膜厚とプラズマエツチングによるエツ
チング時間強度の関数であるが、電子ビーム露光
のような高度の技術を用いることなく、0.05〜
1.0μのごく短チヤネルにして設けることができ
た。
この第２図Ｃにおいて、三角形状の層６は巾が
0.1〜1μという細さであるが、その層は設計の必
要に応じてフイールド絶縁物上に延在させる時そ
のリード巾を１〜3μと巾広に設け、同一基板に
設けられた他のMIS.FETの電極リードと連結し
たり、または他の電極リード９と電気的に連結し
てもよいことはいうまでもない。さらに電極７、
リード９の上面にマスク作用を有する金属を形成
し、かつその下の半導体をN+型としゲイト電極
６の部分にP+型の不純物を拡散してもよい。但
しこの場合はこの電極より延在したリード下にま
で横拡散をさせPN接合がその上側の金属膜下に
て形成させ実質的にPN接合を消滅させる必要が
ある。
0.1〜1μという細さであるが、その層は設計の必
要に応じてフイールド絶縁物上に延在させる時そ
のリード巾を１〜3μと巾広に設け、同一基板に
設けられた他のMIS.FETの電極リードと連結し
たり、または他の電極リード９と電気的に連結し
てもよいことはいうまでもない。さらに電極７、
リード９の上面にマスク作用を有する金属を形成
し、かつその下の半導体をN+型としゲイト電極
６の部分にP+型の不純物を拡散してもよい。但
しこの場合はこの電極より延在したリード下にま
で横拡散をさせPN接合がその上側の金属膜下に
て形成させ実質的にPN接合を消滅させる必要が
ある。
次に第２図Ｄに示される如く、イオン注入法に
より第２の領域１３三角形状の層６、電極リード
９および第１の領域３を形成した。するとこの第
１および第２の領域１３，１４は三角形状の層６
の両端下にその一端を実質的に一致させることが
できた。
より第２の領域１３三角形状の層６、電極リード
９および第１の領域３を形成した。するとこの第
１および第２の領域１３，１４は三角形状の層６
の両端下にその一端を実質的に一致させることが
できた。
また、電極、リード９と第２の領域１３とをオ
ーム接触させるため、電極下にはそれよりの不純
物の拡散層が50〜2000Aの深さで形成され、さら
に第１の領域３の下にもそれより不純物を固相−
固相拡散して半導体基板では概略同一形状に形成
して領域１４を設けた。
ーム接触させるため、電極下にはそれよりの不純
物の拡散層が50〜2000Aの深さで形成され、さら
に第１の領域３の下にもそれより不純物を固相−
固相拡散して半導体基板では概略同一形状に形成
して領域１４を設けた。
以上の実施例より明らかな如く、本発明は三角
形状の層６を巾よりも高さ（厚さ）を実質的によ
り大きく、さらにその巾が0.1〜1μという小さい
ものにすることを可能にさせた。
形状の層６を巾よりも高さ（厚さ）を実質的によ
り大きく、さらにその巾が0.1〜1μという小さい
ものにすることを可能にさせた。
さらにこのゲイト電極となる層６の厚さが大き
いため、ジオメトリカルには強度的に弱くなり、
また凹凸がはげしくなりやすいため、それを電気
的には絶縁膜４にてアイソレイシヨンにし、さら
に力学的には補強させることができたことを特徴
としている。
いため、ジオメトリカルには強度的に弱くなり、
また凹凸がはげしくなりやすいため、それを電気
的には絶縁膜４にてアイソレイシヨンにし、さら
に力学的には補強させることができたことを特徴
としている。
第２図Ｄにおいて明らかな如く、第１３，１４
および第２の領域１３を互いに三角形状の層６に
て離間し、一方をソース、他方をドレインとし、
層６をゲイト電極とすると極短チヤネル形の
MIS・FETを作ることができる。加えてソース
またはドレインを構成する第１の領域を一方の電
極とし、絶縁膜１５を、さらにその上側に対抗電
極７を設けることによりこのMIS・FETに直列
にキヤパシタ１５を設けたことを本発明の特徴と
している。かくの如き構造によりキヤパシタは第
１の領域の上面に形成し、６まいのフオトマスク
にて形成させることができた。加えてこのキヤパ
シタの対抗電極はゲイト電極６の上面のすべてを
キヤパシタとすることができ、きわめてその実効
面積を小さくすることができた。本発明はかかる
極短チヤネルMIS・FETの一方のソースまたは
ドレインを直列に設けられた第１の領域をキヤパ
シタの下側エネルギにそのまますることができた
ことを他の特徴としている。
および第２の領域１３を互いに三角形状の層６に
て離間し、一方をソース、他方をドレインとし、
層６をゲイト電極とすると極短チヤネル形の
MIS・FETを作ることができる。加えてソース
またはドレインを構成する第１の領域を一方の電
極とし、絶縁膜１５を、さらにその上側に対抗電
極７を設けることによりこのMIS・FETに直列
にキヤパシタ１５を設けたことを本発明の特徴と
している。かくの如き構造によりキヤパシタは第
１の領域の上面に形成し、６まいのフオトマスク
にて形成させることができた。加えてこのキヤパ
シタの対抗電極はゲイト電極６の上面のすべてを
キヤパシタとすることができ、きわめてその実効
面積を小さくすることができた。本発明はかかる
極短チヤネルMIS・FETの一方のソースまたは
ドレインを直列に設けられた第１の領域をキヤパ
シタの下側エネルギにそのまますることができた
ことを他の特徴としている。
第２図Ｅは第２図Ｄのたて断面図のMIS・
FETとキヤパシタをその番号を対応させて記号
化して記したものである。
FETとキヤパシタをその番号を対応させて記号
化して記したものである。
本発明の実施例において導電型はチヤネル領域
をＰ型、第１および第２の領域をN+型、ゲイト
電極をP+型とするいわゆるバルクの小数キヤリ
アを用いた。しかしゲイト電極もソース、ドレイ
ンと同じN+型としたエンヘンスメント型または
デイプレツシヨン型のMIS・FETとしてもよい。
をＰ型、第１および第２の領域をN+型、ゲイト
電極をP+型とするいわゆるバルクの小数キヤリ
アを用いた。しかしゲイト電極もソース、ドレイ
ンと同じN+型としたエンヘンスメント型または
デイプレツシヨン型のMIS・FETとしてもよい。
またチヤネル領域にＮ型、第１および第２の領
域にN+型、ゲイト電極P+またはN+型としたバル
クの多数キヤリアを用いたそれぞれエンヘンスメ
ント型またはデイプレツシヨン型のMIS・FET
すなわちDIS・FET（DIPLETION LAYER
CONTROLED MIS・FET）（特願昭55−3250昭
和55年１月14日出願）としてもよい。
域にN+型、ゲイト電極P+またはN+型としたバル
クの多数キヤリアを用いたそれぞれエンヘンスメ
ント型またはデイプレツシヨン型のMIS・FET
すなわちDIS・FET（DIPLETION LAYER
CONTROLED MIS・FET）（特願昭55−3250昭
和55年１月14日出願）としてもよい。
第１図は基板にひとつのMIS・FETとひとつ
のキヤパシタにより1Tr／cellのダイナミツク
RAMのメモリセルを形成させたものであるが、
フイールド絶縁物により離間した他部に他の
MIS・FETを同一基板に設けて複数個のMIS・
FETを作るいわゆるLSI、VLSIにすることは本
発明をさらに助長させることができる。
のキヤパシタにより1Tr／cellのダイナミツク
RAMのメモリセルを形成させたものであるが、
フイールド絶縁物により離間した他部に他の
MIS・FETを同一基板に設けて複数個のMIS・
FETを作るいわゆるLSI、VLSIにすることは本
発明をさらに助長させることができる。
実施例 ２
第３図は２つの本発明のMIS・FETを直列接
続させたもので、Ａ〜Ｃがそのたて断面図の製造
工程を示し、Ｃの平面図をＤにまたその等価回路
をＥに示している。
続させたもので、Ａ〜Ｃがそのたて断面図の製造
工程を示し、Ｃの平面図をＤにまたその等価回路
をＥに示している。
第３図Ａにおいて例えばP-型の（100）のシリ
コン半導体基板１に選択酸化をして基板に埋置し
てフイールド絶縁物２を0.5〜2μの厚さを形成し
た。さらにその下側にP+型のチヤネルカツト３
２を選択酸化すると同時にホウ素を拡散として形
成した。
コン半導体基板１に選択酸化をして基板に埋置し
てフイールド絶縁物２を0.5〜2μの厚さを形成し
た。さらにその下側にP+型のチヤネルカツト３
２を選択酸化すると同時にホウ素を拡散として形
成した。
次にうめこみチヤネル型の多数キヤリアを利用
したDIS・FETを作るためこのフイールド絶縁物
２の設けられていない半導体基板に対しＰ型の半
導体層３０をその上面の半導体表面の近傍をＮ型
２９とした。それぞれ0.05〜0.5μ特に0.1〜0.2μの
厚さとした。
したDIS・FETを作るためこのフイールド絶縁物
２の設けられていない半導体基板に対しＰ型の半
導体層３０をその上面の半導体表面の近傍をＮ型
２９とした。それぞれ0.05〜0.5μ特に0.1〜0.2μの
厚さとした。
さらに半導体基板の表面に密接して半導体また
は導体により第１の領域３と巾12〜20μ、高さ0.5
〜2μに選択エツチにより実施例１と同様に形成
した。特にこの第１の領域をN+型の基板と同一
主成分とすると、第１の領域またはその下側の拡
散層１４をそのまたソースまたはドレインとして
用いることができるため好都合であつた。
は導体により第１の領域３と巾12〜20μ、高さ0.5
〜2μに選択エツチにより実施例１と同様に形成
した。特にこの第１の領域をN+型の基板と同一
主成分とすると、第１の領域またはその下側の拡
散層１４をそのまたソースまたはドレインとして
用いることができるため好都合であつた。
この時同時に図面における面積の半導体領域に
半導体のリード３１およびその電極３４を半導体
層２９にその一部を密接して設けた。
半導体のリード３１およびその電極３４を半導体
層２９にその一部を密接して設けた。
次に実施例１と同様にこの半導体基板および第
１の領域の表面、側面に絶縁膜を形成した。この
絶縁膜はCVD法により酸化珪素、窒化珪素、硫
化アンモニユーム、酸化タンタルを形成してもよ
い。
１の領域の表面、側面に絶縁膜を形成した。この
絶縁膜はCVD法により酸化珪素、窒化珪素、硫
化アンモニユーム、酸化タンタルを形成してもよ
い。
ここでは熱窒化またはプラズマ窒化法により実
施例１と同様に窒化珪素４を50〜200Aの厚さに
形成した。
施例１と同様に窒化珪素４を50〜200Aの厚さに
形成した。
さらに実施例１と同様に第１の領域の側周辺で
あつて半導体基板１の表面とのコーナー部に互い
に離間してふたつの三角形状の層６，６′を絶縁
物４により絶縁させた構造にて設けた。この時フ
オトマスクを用いてこの電極６，６′より延在し
てフイールド絶縁物２上には第３図Ｄに示される
如く、そのリード３６，３６′およびそれと層間
絶縁物をへてその上側のリード４０，４０′との
コンタクト３８，３８′に連結している。またこ
の４０，４０′は第１の領域上の２層間の配線リ
ード３７と連結させてもよい。
あつて半導体基板１の表面とのコーナー部に互い
に離間してふたつの三角形状の層６，６′を絶縁
物４により絶縁させた構造にて設けた。この時フ
オトマスクを用いてこの電極６，６′より延在し
てフイールド絶縁物２上には第３図Ｄに示される
如く、そのリード３６，３６′およびそれと層間
絶縁物をへてその上側のリード４０，４０′との
コンタクト３８，３８′に連結している。またこ
の４０，４０′は第１の領域上の２層間の配線リ
ード３７と連結させてもよい。
次に第３図Ｄに示される如く、この２つの電極
６，６′のそれぞれの他端に概略一致してその下
側の半導体基板に第２の不純物領域１３，１３′
をイオン注入法によりN+型に形成した。この時
第１の領域下にもN+層１４が形成され、ひとつ
のMIS・FET６としてゲイト電極６、ソース１
４、ドレイン１３が形成された。また他のMIS・
FET６′のゲイト電極６′、ソース１４、ドレイ
ン１３′が形成された。
６，６′のそれぞれの他端に概略一致してその下
側の半導体基板に第２の不純物領域１３，１３′
をイオン注入法によりN+型に形成した。この時
第１の領域下にもN+層１４が形成され、ひとつ
のMIS・FET６としてゲイト電極６、ソース１
４、ドレイン１３が形成された。また他のMIS・
FET６′のゲイト電極６′、ソース１４、ドレイ
ン１３′が形成された。
さらにこの上側に層間絶縁物４６をポリイミド
またはPIQを用いて0.3〜2μの厚さを形成し、コ
ンタクトの穴あけを行ない２層目のリード９，３
７を形成させた。
またはPIQを用いて0.3〜2μの厚さを形成し、コ
ンタクトの穴あけを行ない２層目のリード９，３
７を形成させた。
この第３図Ｄの平面図Ｅより明らかな如く、ひ
とつのインバータを構成する本発明の実施例にお
いて、その２つのトランジスタ間の共通領域３が
半導体基板より突出しており、そこによりかかる
ようにして２つのゲイト電極が設けられている。
このように突出しているためこの領域でのコンタ
クトがきわめてとりやすく、従来はMIS・FET
を作つてしまつた後共通領域にコンタクト用の穴
あけを精密に行なつた。しかし本発明は予めコン
タクトに必要な部分が半導体上に第１の領域とし
て設けられ、さらにこの第１の領域がフイールド
絶縁物上に４７として延在しているため、このフ
イールド絶縁物上でコンタクト３７をとることが
できる。このため２つの電極６，６′の間は実質
的に0.5〜3μにまで近ずけることが可能になり、
結果として拡散層１４の寄生容量をきわめて小さ
くできるという大きな特徴を有する。
とつのインバータを構成する本発明の実施例にお
いて、その２つのトランジスタ間の共通領域３が
半導体基板より突出しており、そこによりかかる
ようにして２つのゲイト電極が設けられている。
このように突出しているためこの領域でのコンタ
クトがきわめてとりやすく、従来はMIS・FET
を作つてしまつた後共通領域にコンタクト用の穴
あけを精密に行なつた。しかし本発明は予めコン
タクトに必要な部分が半導体上に第１の領域とし
て設けられ、さらにこの第１の領域がフイールド
絶縁物上に４７として延在しているため、このフ
イールド絶縁物上でコンタクト３７をとることが
できる。このため２つの電極６，６′の間は実質
的に0.5〜3μにまで近ずけることが可能になり、
結果として拡散層１４の寄生容量をきわめて小さ
くできるという大きな特徴を有する。
さらに本発明の実施例において明らかな如く、
第１の領域の端部の位置が決まるとその端部に一
致して拡散層１４の端部が決まり、またゲイト電
極６，６′のそれぞれの一端が第１の領域の両端
部に概略一致して決められる。さらに第２の領域
１３，１３′は基板に埋置したフイールド絶縁物
の側周辺とゲイト電極６，６′の他端部により決
められ、ICの自戸整合性を有している。このた
め本発明においては、電子ビーム露光装置を用い
なくともインバータが実質的に5μ×7μの大きさ
の領域に作ることができ、極短チヤネルMIS・
FETの集積化にすぐれたものであることが判明
した。
第１の領域の端部の位置が決まるとその端部に一
致して拡散層１４の端部が決まり、またゲイト電
極６，６′のそれぞれの一端が第１の領域の両端
部に概略一致して決められる。さらに第２の領域
１３，１３′は基板に埋置したフイールド絶縁物
の側周辺とゲイト電極６，６′の他端部により決
められ、ICの自戸整合性を有している。このた
め本発明においては、電子ビーム露光装置を用い
なくともインバータが実質的に5μ×7μの大きさ
の領域に作ることができ、極短チヤネルMIS・
FETの集積化にすぐれたものであることが判明
した。
第３図Ｅは２つのMIS・FETを直列接続させ
たものＤに記号を対応させている。
たものＤに記号を対応させている。
本実施例においてはひとつの領域に２つの
MIS・FETを設けた。しかしこれを３ケまたは
それ以上であつても、また実施例１または次の実
施例３と組合わせてキヤパシタまたたて型抵抗を
設けてもよいことはいうまでもない。
MIS・FETを設けた。しかしこれを３ケまたは
それ以上であつても、また実施例１または次の実
施例３と組合わせてキヤパシタまたたて型抵抗を
設けてもよいことはいうまでもない。
本実施例は多数キヤリアを用いたもので、ゲイ
ト電極はＰ型、ソース、チヤネル、ドレインは
N+−Ｎ−N+型とした。しかしかかるエンヘンス
メント型ではなく、ひとつのMIS・FET６をゲ
イト電極６をP+型のエンヘンスメント型とし、
他のMIS・FET６のゲイト電極６をN+型デイプ
レツシヨン型としてもよいのはいうまでもない。
ト電極はＰ型、ソース、チヤネル、ドレインは
N+−Ｎ−N+型とした。しかしかかるエンヘンス
メント型ではなく、ひとつのMIS・FET６をゲ
イト電極６をP+型のエンヘンスメント型とし、
他のMIS・FET６のゲイト電極６をN+型デイプ
レツシヨン型としてもよいのはいうまでもない。
かかる場合、ゲイトの電極６のリード３６は直
接コンタクト３４に同一導電型のため連結でき
る。
接コンタクト３４に同一導電型のため連結でき
る。
実施例 ３
第４図は本発明の他の実施例である。
すなわちＰ型の導電型を有する半導体基板１に
対しその基板にプラズマ窒化を800〜1200℃にて
施し、表面に50〜1200Aの厚さの窒化膜を形成し
た。さらにその窒化膜を第１のフオトマスクを
用いてフオトリソグラフイー技術によつて選択的
にバツフアエツジ液にて除去した。さらにその除
去された領域のみを５〜15気圧に加圧された水蒸
気中にて600〜1100℃にて加熱酸化をし、フイー
ルド絶縁膜２を0.3〜2μの厚さに埋置して形成し
た。またこのフイールド絶縁物上部をその上面を
平均にするため30〜50％化学的にバツフアエツチ
液にてマスクとなつた窒化物を除去すると同時に
除去してもよい。
対しその基板にプラズマ窒化を800〜1200℃にて
施し、表面に50〜1200Aの厚さの窒化膜を形成し
た。さらにその窒化膜を第１のフオトマスクを
用いてフオトリソグラフイー技術によつて選択的
にバツフアエツジ液にて除去した。さらにその除
去された領域のみを５〜15気圧に加圧された水蒸
気中にて600〜1100℃にて加熱酸化をし、フイー
ルド絶縁膜２を0.3〜2μの厚さに埋置して形成し
た。またこのフイールド絶縁物上部をその上面を
平均にするため30〜50％化学的にバツフアエツチ
液にてマスクとなつた窒化物を除去すると同時に
除去してもよい。
この後第３図Ａにおいてはその右部に半導体層
３を実施例１と同様に形成した。
３を実施例１と同様に形成した。
この半導体層はその下部の0.05〜02μの厚さに
高濃度のN+型の導電型てなる不純物をドープし、
中央部または上部には真性の半導体を0.5〜2μの
厚さに形成させ、この領域のたて向きの抵抗の抵
抗率を向上させるため真性の半導体またはＮ型の
半導体に酸素または窒素を0.5〜50モル％イオン
注入法により選択的に添加注入して半絶縁膜とす
るとその抵抗率を真性の半導体の５〜50倍の109
Ωcmにまですることができる。するとこの半絶縁
膜または真性の半導体は化学的にはたて方向に積
層された抵抗体として作用させることができ、高
密度化の集積回路として最適であつた。
高濃度のN+型の導電型てなる不純物をドープし、
中央部または上部には真性の半導体を0.5〜2μの
厚さに形成させ、この領域のたて向きの抵抗の抵
抗率を向上させるため真性の半導体またはＮ型の
半導体に酸素または窒素を0.5〜50モル％イオン
注入法により選択的に添加注入して半絶縁膜とす
るとその抵抗率を真性の半導体の５〜50倍の109
Ωcmにまですることができる。するとこの半絶縁
膜または真性の半導体は化学的にはたて方向に積
層された抵抗体として作用させることができ、高
密度化の集積回路として最適であつた。
第３図Ｂにおいてさらにこの半導体基板１およ
び第１の領域３の上表面を実施例１と同様に酸化
または窒化をして絶縁膜４を形成した。もちろん
この絶縁膜４は気相法または真空蒸着法により形
成してもよい。また第１の領域３が基板と異種の
半導体または導体の場合その酸化物または窒化物
となり基板表面上で異なる絶縁膜とすることはい
うまでもない。
び第１の領域３の上表面を実施例１と同様に酸化
または窒化をして絶縁膜４を形成した。もちろん
この絶縁膜４は気相法または真空蒸着法により形
成してもよい。また第１の領域３が基板と異種の
半導体または導体の場合その酸化物または窒化物
となり基板表面上で異なる絶縁膜とすることはい
うまでもない。
さらに第３図Ｂにおいては実施例１と同様に開
口４１，４２を第３のフオトマスクを用いて形
成し、その上に三角形状の層６を形成するための
被膜８を形成しサイドエツチを防いだエツチング
を第４のフオトマスクを用いて形成した。
口４１，４２を第３のフオトマスクを用いて形
成し、その上に三角形状の層６を形成するための
被膜８を形成しサイドエツチを防いだエツチング
を第４のフオトマスクを用いて形成した。
さらに第４図Ｃに示す如く、フイールド絶縁物
２および三角形状の層６の両端下に概略一致せし
めて第２の領域１３および第１の領域３の下側の
拡散層１４を形成せしめた。そしてそれぞれの領
域１３および１４または３をソースおよびドレイ
ンまたはドレインまたはソースとし、三角形状の
層６をゲイト電極とするMIS・FETを作ること
ができた。
２および三角形状の層６の両端下に概略一致せし
めて第２の領域１３および第１の領域３の下側の
拡散層１４を形成せしめた。そしてそれぞれの領
域１３および１４または３をソースおよびドレイ
ンまたはドレインまたはソースとし、三角形状の
層６をゲイト電極とするMIS・FETを作ること
ができた。
このMIS・FETは基板の小数キヤリアを用い
るN+１３、−Ｐ（ゲイト電極下のチヤネル形成領
域）−N+１４または３の構造であつた。しかしま
た基板の多数キヤリアを用いるN+１３−Ｎ（ゲイ
ト電極６下のチヤネル形成領域）−N+（１４また
は３）であつてもよい。
るN+１３、−Ｐ（ゲイト電極下のチヤネル形成領
域）−N+１４または３の構造であつた。しかしま
た基板の多数キヤリアを用いるN+１３−Ｎ（ゲイ
ト電極６下のチヤネル形成領域）−N+（１４また
は３）であつてもよい。
またリード５，９がフイールド絶縁物２上に設
けられているため、複数のMIS・FETを集積化
することはきわめて容易であつた。
けられているため、複数のMIS・FETを集積化
することはきわめて容易であつた。
第４図Ｅは第４図Ｄの電気的な等価回路とした
ものであるとすると、電極６はP+型、たて型抵
抗体４は真性または半絶縁性さらに下側半導体層
４４はN+型とした時４５を＋電極とするならば、
PIN構造に順方向に電圧を印加した抵抗体とな
り、電極６に対し層１４はインバータの出力を作
ることができた。さらに第４図Ｅを２つフリツプ
フロツプに組合せてスタテイツクRAMとするこ
とができる。
ものであるとすると、電極６はP+型、たて型抵
抗体４は真性または半絶縁性さらに下側半導体層
４４はN+型とした時４５を＋電極とするならば、
PIN構造に順方向に電圧を印加した抵抗体とな
り、電極６に対し層１４はインバータの出力を作
ることができた。さらに第４図Ｅを２つフリツプ
フロツプに組合せてスタテイツクRAMとするこ
とができる。
また第１の領域をフオトマスクにてマスクア
ラインを行なう際、その領域の大部分はフイール
ド絶縁物２の上面にわたつて設けることができ
る。そのため実質的に第１の領域３下の拡散層１
４の存在する領域の巾を0.3〜3μときわめて巾せ
まくできる。そのため層１４と基板との寄生容量
をきわめて少くすることができた。さらにこのゲ
イト電極６とソースまたはドレインと特殊な工程
を必要とすることなく電極、リード５，９により
作製できること、またこの上面に層間絶縁物３６
の上に第５、６のフオトマスク，によるフオ
トエツチングが行えること、２層配線がＸ、Ｙ方
向に実施できさらにその必要なマスク数が６種類
のみであるという特徴を有する。
ラインを行なう際、その領域の大部分はフイール
ド絶縁物２の上面にわたつて設けることができ
る。そのため実質的に第１の領域３下の拡散層１
４の存在する領域の巾を0.3〜3μときわめて巾せ
まくできる。そのため層１４と基板との寄生容量
をきわめて少くすることができた。さらにこのゲ
イト電極６とソースまたはドレインと特殊な工程
を必要とすることなく電極、リード５，９により
作製できること、またこの上面に層間絶縁物３６
の上に第５、６のフオトマスク，によるフオ
トエツチングが行えること、２層配線がＸ、Ｙ方
向に実施できさらにその必要なマスク数が６種類
のみであるという特徴を有する。
以上の３つの実施例において、第１の領域を構
成する材料また三角形状の層６を構成する材料は
P+またはN+型の導電型を有する不純物をドープ
した基板と同一主成分の材料例えば珪素を中心と
して記した。
成する材料また三角形状の層６を構成する材料は
P+またはN+型の導電型を有する不純物をドープ
した基板と同一主成分の材料例えば珪素を中心と
して記した。
しかしそれらは珪素とMo、Ｗとの混合物また
は化合物（Mo2Si、W2Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素の如き半導体とMo、Ｗ、白金ま
たはその化合物との多層構造を有せしめてもよい
ことはいうまでもない。
は化合物（Mo2Si、W2Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素の如き半導体とMo、Ｗ、白金ま
たはその化合物との多層構造を有せしめてもよい
ことはいうまでもない。
以上の実施例より明らかな如く、本発明は従来
の一対の構造を有するソース、ドレインをゲイド
電極により互いに離間する構造ではなく、ソース
またはドレインを構成し得る第１の領域にその側
部がよりかかるようにして力学的に補強をしたゲ
イト電極を有し、そのソースまたはドレインは半
導体基板表面上に設けられた。また他のソースお
よびドレインはゲイトの一端部に概略一致して半
導体上部に設けられた構造を有し、その構造的な
特徴さらに0.1〜1μ極短チヤネルMIS・FETを電
子ビーム露光等の技術を用いることなく実施せし
めるという大きな特徴を有する。
の一対の構造を有するソース、ドレインをゲイド
電極により互いに離間する構造ではなく、ソース
またはドレインを構成し得る第１の領域にその側
部がよりかかるようにして力学的に補強をしたゲ
イト電極を有し、そのソースまたはドレインは半
導体基板表面上に設けられた。また他のソースお
よびドレインはゲイトの一端部に概略一致して半
導体上部に設けられた構造を有し、その構造的な
特徴さらに0.1〜1μ極短チヤネルMIS・FETを電
子ビーム露光等の技術を用いることなく実施せし
めるという大きな特徴を有する。
第１図は従来より知られたMIS・FETのたて
断面図を示す。第２，３，４図は本発明の実施例
の製造工程および構造を示すためのたて断面図で
ある。
断面図を示す。第２，３，４図は本発明の実施例
の製造工程および構造を示すためのたて断面図で
ある。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面上に選択的に設けられた導
体または半導体の第１の領域と前記基板表面およ
び前記第１の領域の上面および側面に設けられた
絶縁膜と該絶縁膜上であつてかつ前記第１の領域
と前記半導体とのコーナー部に設けた導体または
半導体の層よりなるゲイト電極と該層の一端下に
は前記第１の領域に離間して第２の領域を前記第
１の領域と同一導電型で設けるとともに前記第１
の領域上の前記絶縁膜上には対抗電極を設けるこ
とを特徴とした半導体装置。 ２ 特許請求の範囲第１項において、ソースまた
はドレインとして作用する第２の領域とドレイン
またはソースとして作用する第１の領域と層より
なるゲイト電極とより構成した絶縁ゲイト型電界
効果トランジスタと前記第１の領域上とこの上の
絶縁膜上の対抗電極とによるキヤパシタとが直列
接続して設けられたことを特徴とした半導体装
置。 ３ 特許請求の範囲第１項において、少くとも半
導体基板近傍の第１の領域がＰまたはＮ型の導電
型を有する前記基板と同一主成分材料よりなりか
つ前記領域の半導体基板には概略同一形状の同一
導電型を有する不純物領域が設けられたことを特
徴とする半導体装置。 ４ 特許請求の範囲第１項において、第１の領域
は半導体基板上のフイールド絶縁物上にわたつて
設けられたことを特徴とする半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132529A JPS5758349A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
| US06/304,882 US4654680A (en) | 1980-09-24 | 1981-09-23 | Sidewall gate IGFET |
| US06/502,629 US4541166A (en) | 1980-09-24 | 1983-06-09 | Method of making semiconductor deivce using a conductive layer as mask |
| US06/769,340 US4725871A (en) | 1980-09-24 | 1985-08-26 | Depletion mode short channel IGFET |
| US06/769,379 US4729002A (en) | 1980-09-24 | 1985-08-26 | Self-aligned sidewall gate IGFET |
| US06/769,339 US4721988A (en) | 1980-09-24 | 1985-08-26 | Self-aligned dual-gate igfet assembly |
| US06/769,383 US4717941A (en) | 1980-09-24 | 1985-08-26 | Sidewall multiple-gate IGFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132529A JPS5758349A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758349A JPS5758349A (en) | 1982-04-08 |
| JPS6360544B2 true JPS6360544B2 (ja) | 1988-11-24 |
Family
ID=15083412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132529A Granted JPS5758349A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758349A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| JPS60107854A (ja) * | 1983-11-16 | 1985-06-13 | Hitachi Ltd | キヤパシタ |
-
1980
- 1980-09-24 JP JP55132529A patent/JPS5758349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758349A (en) | 1982-04-08 |
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