JPH0532774B2 - - Google Patents
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- Publication number
- JPH0532774B2 JPH0532774B2 JP58128408A JP12840883A JPH0532774B2 JP H0532774 B2 JPH0532774 B2 JP H0532774B2 JP 58128408 A JP58128408 A JP 58128408A JP 12840883 A JP12840883 A JP 12840883A JP H0532774 B2 JPH0532774 B2 JP H0532774B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- generating
- state signal
- active level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はマイクロコンピユータのステート信号
制御回路に関する。
制御回路に関する。
従来、ROM，RAM等を内蔵しているマイク
ロコンピユータに於て、内蔵ROMだけではプロ
グラムのステツプ数が限られてしまうので、外部
にメモリを拡張、アクセスする必要が生じる。し
かしながら、従来のROM，RAM等で内蔵して
いるマイクロコンピユータに於てウエイト機能を
有するものはほとんどなかつた。ウエイト機能が
ない場合、外部メモリのアクセスタイムがCPU
に比べて遅い時には、メモリの内容はCPUに受
付けられず、外部メモリに対しCPUは汎用性が
なく、限られたアクセスタイムのメモリしか使用
できず、またCPUの動作速度を落し、速く動作
するCPUの特性が生かされないという欠点があ
つた。
ロコンピユータに於て、内蔵ROMだけではプロ
グラムのステツプ数が限られてしまうので、外部
にメモリを拡張、アクセスする必要が生じる。し
かしながら、従来のROM，RAM等で内蔵して
いるマイクロコンピユータに於てウエイト機能を
有するものはほとんどなかつた。ウエイト機能が
ない場合、外部メモリのアクセスタイムがCPU
に比べて遅い時には、メモリの内容はCPUに受
付けられず、外部メモリに対しCPUは汎用性が
なく、限られたアクセスタイムのメモリしか使用
できず、またCPUの動作速度を落し、速く動作
するCPUの特性が生かされないという欠点があ
つた。
また、ウエイト機能を有するCPUであつても、
外部の付加回路により制御するようになつてお
り、付加回路を使用しなければ外部にメモリを拡
張、アクセスすることができないという欠点があ
つた。
外部の付加回路により制御するようになつてお
り、付加回路を使用しなければ外部にメモリを拡
張、アクセスすることができないという欠点があ
つた。
本発明の目的は、上記欠点を除去し、マイクロ
コンピユータに外部メモリを付加してアクセスす
るに際し、全く外部の付加回路の取付けを要せ
ず、アクセスタイムの異なつた外部メモリを自由
に選択することのできるマイクロコンピユータの
ステート信号制御回路を提供することにある。
コンピユータに外部メモリを付加してアクセスす
るに際し、全く外部の付加回路の取付けを要せ
ず、アクセスタイムの異なつた外部メモリを自由
に選択することのできるマイクロコンピユータの
ステート信号制御回路を提供することにある。
本発明によるステート信号制御回路は、リング
カウンタを構成し所定数のステート信号を順次発
生する縦属接続された複数のシフトレジスタを有
するステート信号発生回路と、所定番目のステー
ト信号とその次のステート信号との間にウエイト
ステート信号を挿入して当該次のステート信号の
発生タイミングを遅らせるウエイトステート信号
発生手段とを備え、かつ前記ウエイトステート信
号発生手段が、命令によりセツト、リセツト可能
なフリツプフロツプと、このフリツプフロツプが
セツト状態でありかつ外部メモリに対するアクセ
スであるときにアクテイブレベルをとる第１の信
号を発生する第１のゲート手段と、この第１の信
号がアクテイブレベルでありかつ前記ステート信
号発生回路からの前記所定番目のステート信号と
等価な信号が発生されているときにアクテイブレ
ベルをとる第２の信号を発生する第２のゲート手
段と、この第２の信号のレベルを前記シフトレジ
スタのシフト動作と同期して取り込み、当該信号
の前記アクテイブレベルを取り込んだときに前記
ウエイトステート信号を発生する信号発生手段
と、前記第２の信号が前記アクテイブレベルでな
いときは前記等価な信号を出力し前記アクテイブ
レベルのときは前記等価な信号の出力を停止する
第３のゲート手段と、前記信号発生手段および前
記第３のゲート手段の出力を合成しその合成出力
を前記次のステート信号を発生するためのシフト
レジスタに供給する第４のゲート手段とを有する
ことを特徴としている。
カウンタを構成し所定数のステート信号を順次発
生する縦属接続された複数のシフトレジスタを有
するステート信号発生回路と、所定番目のステー
ト信号とその次のステート信号との間にウエイト
ステート信号を挿入して当該次のステート信号の
発生タイミングを遅らせるウエイトステート信号
発生手段とを備え、かつ前記ウエイトステート信
号発生手段が、命令によりセツト、リセツト可能
なフリツプフロツプと、このフリツプフロツプが
セツト状態でありかつ外部メモリに対するアクセ
スであるときにアクテイブレベルをとる第１の信
号を発生する第１のゲート手段と、この第１の信
号がアクテイブレベルでありかつ前記ステート信
号発生回路からの前記所定番目のステート信号と
等価な信号が発生されているときにアクテイブレ
ベルをとる第２の信号を発生する第２のゲート手
段と、この第２の信号のレベルを前記シフトレジ
スタのシフト動作と同期して取り込み、当該信号
の前記アクテイブレベルを取り込んだときに前記
ウエイトステート信号を発生する信号発生手段
と、前記第２の信号が前記アクテイブレベルでな
いときは前記等価な信号を出力し前記アクテイブ
レベルのときは前記等価な信号の出力を停止する
第３のゲート手段と、前記信号発生手段および前
記第３のゲート手段の出力を合成しその合成出力
を前記次のステート信号を発生するためのシフト
レジスタに供給する第４のゲート手段とを有する
ことを特徴としている。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第１図は本発明の一実施例のブロツク図であ
る。
る。
ステート信号発生回路１０はシフトレジスタ
SF１〜SF５とオアゲートOR２とノアゲート
NOR１とで構成され、複数のステート信号T1，
T2，T3，TEを発生する。このステート信号制御
回路１０はリングカウンタを構成している。
SF１〜SF５とオアゲートOR２とノアゲート
NOR１とで構成され、複数のステート信号T1，
T2，T3，TEを発生する。このステート信号制御
回路１０はリングカウンタを構成している。
ステート信号制御フリツプフロツプFF１はＲ
−Ｓ型（セツト・リセツト型）で、CPUからの
ウエイト信号WAITでセツトされオアゲートOR
３からの信号でリセツトされ、アンドゲートＡ１
〜Ａ３を介してステート信号発生回路１０を制御
する。
−Ｓ型（セツト・リセツト型）で、CPUからの
ウエイト信号WAITでセツトされオアゲートOR
３からの信号でリセツトされ、アンドゲートＡ１
〜Ａ３を介してステート信号発生回路１０を制御
する。
シフトレジスタSF１〜SF５から出力されるス
テート信号T1，T2，T3，TEはそれぞれCPUを制
御する信号である。読出し信号RD、書込み信号
WRはCPUがメモリをアクセスした時にアクテイ
ブ“Ｈ”になる信号である。ウエイト信号
WAITはCPUよりプログラマブル可能なコント
ロール信号である。外部メモリアクセス信号
EXTはROM，RAM内蔵のマイクロコンピユー
タで内部メモリアクセス時に“Ｌ”外部メモリア
クセス時に“Ｈ”となる信号である。
テート信号T1，T2，T3，TEはそれぞれCPUを制
御する信号である。読出し信号RD、書込み信号
WRはCPUがメモリをアクセスした時にアクテイ
ブ“Ｈ”になる信号である。ウエイト信号
WAITはCPUよりプログラマブル可能なコント
ロール信号である。外部メモリアクセス信号
EXTはROM，RAM内蔵のマイクロコンピユー
タで内部メモリアクセス時に“Ｌ”外部メモリア
クセス時に“Ｈ”となる信号である。
次に、この実施例の動作について説明する。
第２図は速いメモリをアクセスするときの実施
例のステートの推移を説明するための波形図、第
３図は遅いメモリをアクセスするときの実施例の
ステートの推移（ウエイト・ステートあり）を説
明するための波形図である。
例のステートの推移を説明するための波形図、第
３図は遅いメモリをアクセスするときの実施例の
ステートの推移（ウエイト・ステートあり）を説
明するための波形図である。
まず、CPUが内部メモリをアクセスしたとき
について説明する。
について説明する。
この場合、外部メモリアクセス信号EXTは常
に“Ｌ”であり、アンドゲートＡ２の出力は常時
“Ｌ”であるから、第２図に示すように、ステー
ト信号T1，T2，T3，TEが順次発生する。
に“Ｌ”であり、アンドゲートＡ２の出力は常時
“Ｌ”であるから、第２図に示すように、ステー
ト信号T1，T2，T3，TEが順次発生する。
次に、CPUが外部メモリをアクセスした時に
ついて説明する。
ついて説明する。
外部メモリアクセス時には外部メモリアクセス
信号EXTは常に“Ｈ”となる。ここでアクセス
タイムの速いメモリの時には、リセツト後のフリ
ツプフロツプFF１の出力が“Ｌ”であるからア
ンドゲートＡ１の出力は常時“Ｌ”である。よつ
て内部メモリアクセス時と同様にステート信号は
第２図に示すように、ステート信号T1，T2，
T3，TEを順次発生する。このとき、メモリのア
クセスタイムは１ステート時間である。
信号EXTは常に“Ｈ”となる。ここでアクセス
タイムの速いメモリの時には、リセツト後のフリ
ツプフロツプFF１の出力が“Ｌ”であるからア
ンドゲートＡ１の出力は常時“Ｌ”である。よつ
て内部メモリアクセス時と同様にステート信号は
第２図に示すように、ステート信号T1，T2，
T3，TEを順次発生する。このとき、メモリのア
クセスタイムは１ステート時間である。
次に、外部メモリのアクセスタイムが１ステー
ト以上の遅いメモリに対しての動作を第３図を用
いて説明する。
ト以上の遅いメモリに対しての動作を第３図を用
いて説明する。
この場合、予めプログラムでウエイト信号
WAITをアクテイブさせフリツプフロツプFF１
の出力を常時“Ｈ”とすると、アンドゲートＡ１
の出力は読出し信号RD、あるいは書込み信号
WRが“Ｈ”のときに“Ｈ”となる。これにより
シフトレジスタSF１の出力が“Ｈ”となり第３
図に示すようにステート信号はT1，TW，T2，
T3，TEと順次発生する。即ち、ステート信号TW
が発生するためアクセスタイムが長くなる。この
ときメモリのアクセスタイムは２ステート時間で
ある。
WAITをアクテイブさせフリツプフロツプFF１
の出力を常時“Ｈ”とすると、アンドゲートＡ１
の出力は読出し信号RD、あるいは書込み信号
WRが“Ｈ”のときに“Ｈ”となる。これにより
シフトレジスタSF１の出力が“Ｈ”となり第３
図に示すようにステート信号はT1，TW，T2，
T3，TEと順次発生する。即ち、ステート信号TW
が発生するためアクセスタイムが長くなる。この
ときメモリのアクセスタイムは２ステート時間で
ある。
外部メモリのアクセスタイムの遅いメモリとア
クセスタイムの速いメモリの２種類をアクセスす
るような場合にはプログラムでフリツプフロツプ
FF１の内容をセツトすることによりステート信
号TWを多く発生させてアクセスタイムを長くし
（第３図参照）、あるいはリセツト（NOWAIT）
することによりステート信号TWを発生させず、
アクセスタイムを短くするというようにして自由
に外部メモリアクセスタイムを選択することがで
きる。このようにCPUの動作速度を遅くするこ
となくプログラムにて自由に外部のアクセスタイ
ムの異つたメモリを選択することができるという
効果が得られる。
クセスタイムの速いメモリの２種類をアクセスす
るような場合にはプログラムでフリツプフロツプ
FF１の内容をセツトすることによりステート信
号TWを多く発生させてアクセスタイムを長くし
（第３図参照）、あるいはリセツト（NOWAIT）
することによりステート信号TWを発生させず、
アクセスタイムを短くするというようにして自由
に外部メモリアクセスタイムを選択することがで
きる。このようにCPUの動作速度を遅くするこ
となくプログラムにて自由に外部のアクセスタイ
ムの異つたメモリを選択することができるという
効果が得られる。
以上詳細に説明したように、本発明によれば、
マイクロコンピユータに外部メモリを付加し、ア
クセスするに際し、外部の付加回路を全く要せず
に、アクセスタイムの異つつた外部メモリを自由
に選択することのできるマイクロコンピユータの
ステート信号制御回路が得られるのでその効果は
大きい。
マイクロコンピユータに外部メモリを付加し、ア
クセスするに際し、外部の付加回路を全く要せず
に、アクセスタイムの異つつた外部メモリを自由
に選択することのできるマイクロコンピユータの
ステート信号制御回路が得られるのでその効果は
大きい。
第１図は本発明の一実施例のブロツク図、第２
図は速いメモリをアクセスするときの実施例のス
テートの推移を説明するための波形図、第３図は
遅いメモリをアクセスするときの実施例のステー
トの推移を説明するための波形図である。 １０……ステート信号発生回路、Ａ１，Ａ２，
Ａ３……アンドゲート、FF１……ステート信号
制御フリツプフロツプ、NOR１……ノアゲート、
OR１，OR２，OR３……オアゲート、SF１〜
SF５……シフトレジスタ、T1，T2，T3，TE，
TW……ステート信号。
図は速いメモリをアクセスするときの実施例のス
テートの推移を説明するための波形図、第３図は
遅いメモリをアクセスするときの実施例のステー
トの推移を説明するための波形図である。 １０……ステート信号発生回路、Ａ１，Ａ２，
Ａ３……アンドゲート、FF１……ステート信号
制御フリツプフロツプ、NOR１……ノアゲート、
OR１，OR２，OR３……オアゲート、SF１〜
SF５……シフトレジスタ、T1，T2，T3，TE，
TW……ステート信号。
Claims (1)
- １ リングカウンタを構成し所定数のステート信
号を順次発生する縦属接続された複数のシフトレ
ジスタを有するステート信号発生回路と所定番目
のステート信号と、その次のステート信号との間
にウエイトステート信号を挿入して前記次のステ
ート信号の発生タイミングを遅らせるウエイトス
テート信号発生手段とを備えるステート信号制御
回路において、前記ウエイトステート信号発生手
段は、命令によりセツト、リセツト可能なフリツ
プフロツプと、このフリツプフロツプがセツト状
態でありかつ外部メモリに対するアクセスである
ときにアクテイブレベルをとる第１の信号を発生
する第１のゲート手段と、前記第１の信号が前記
アクテイブレベルをとりかつ前記ステート信号発
生回路からの前記所定番目のステート信号と等価
な信号が発生されているときにアクテイブレベル
をとる第２の信号を発生する第２のゲート手段
と、前記第２の信号のレベルを前記シフトレジス
タのシフト動作と同期して取り込み、前記第２の
信号の前記アクテイブレベルを取り込んだときに
前記ウエイトステート信号を発生する信号発生手
段と、前記第２の信号が前記アクテイブレベルで
ないときは前記等価な信号を出力し前記アクテイ
ブレベルのときは前記等価な信号の出力を停止す
る第３のゲート手段と、前記信号発生手段および
前記第３のゲート手段の出力を合成しその合成出
力を前記次のステート信号を発生するためのシフ
トレジスタに供給する第４のゲート手段とを有す
ることを特徴とするステート信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128408A JPS6020264A (ja) | 1983-07-14 | 1983-07-14 | ステ−ト信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128408A JPS6020264A (ja) | 1983-07-14 | 1983-07-14 | ステ−ト信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020264A JPS6020264A (ja) | 1985-02-01 |
| JPH0532774B2 true JPH0532774B2 (ja) | 1993-05-17 |
Family
ID=14984039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128408A Granted JPS6020264A (ja) | 1983-07-14 | 1983-07-14 | ステ−ト信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020264A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5072550A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS5311807B2 (ja) * | 1975-02-07 | 1978-04-25 | ||
| JPS5663656A (en) * | 1979-10-25 | 1981-05-30 | Nec Corp | Information processing unit |
-
1983
- 1983-07-14 JP JP58128408A patent/JPS6020264A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020264A (ja) | 1985-02-01 |
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