JPH0534838B2 - - Google Patents
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- JPH0534838B2 JPH0534838B2 JP58058688A JP5868883A JPH0534838B2 JP H0534838 B2 JPH0534838 B2 JP H0534838B2 JP 58058688 A JP58058688 A JP 58058688A JP 5868883 A JP5868883 A JP 5868883A JP H0534838 B2 JPH0534838 B2 JP H0534838B2
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- JP
- Japan
- Prior art keywords
- famos
- eprom
- floating gate
- electrons
- transistor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、安定した特性を持ちかつ高信頼性
のFAMOS型EPROMの製造に好適な不揮発性記
憶装置の製造方法に関する。
のFAMOS型EPROMの製造に好適な不揮発性記
憶装置の製造方法に関する。
（従来技術）
第１図は、ごく一般的なFAMOS型EPROMの
メモリセルトランジスタの断面構造である。この
第１図において、１はシリコン基板、２はフイー
ルド酸化膜、３はゲート酸化膜である。
メモリセルトランジスタの断面構造である。この
第１図において、１はシリコン基板、２はフイー
ルド酸化膜、３はゲート酸化膜である。
このゲート酸化膜３の形成後、シリコン基板１
にソース拡散領域７、ドレイン拡散領域８を形成
し、次いで、ゲート酸化膜３上にフローテイング
ゲートとなる多結晶シリコン膜５、層間酸化膜
４、コントロールゲートの電極となる多結晶シリ
コン膜６を順次形成する。
にソース拡散領域７、ドレイン拡散領域８を形成
し、次いで、ゲート酸化膜３上にフローテイング
ゲートとなる多結晶シリコン膜５、層間酸化膜
４、コントロールゲートの電極となる多結晶シリ
コン膜６を順次形成する。
次いで、中間絶縁膜９を形成した後、この中間
絶縁膜９のソース拡散領域７に対応する個所にコ
ンタクトホールを形成し、Al配線１０を形成す
る。しかる後に、全面にパツシベーシヨン膜１１
を形成する。
絶縁膜９のソース拡散領域７に対応する個所にコ
ンタクトホールを形成し、Al配線１０を形成す
る。しかる後に、全面にパツシベーシヨン膜１１
を形成する。
このような公知のプロセス技術により、第１図
のようなFAMOSトランジスタを含むEPROMを
形成した後の書込みから出荷までの代表的な従来
工程は第２図のごとくである。
のようなFAMOSトランジスタを含むEPROMを
形成した後の書込みから出荷までの代表的な従来
工程は第２図のごとくである。
EPROMの場合、プロビングで回路機能試験や
読出しスピード評価をする前に、必ず第２図のス
テツプＡのごとく、FAMOSメモリの全ビツトあ
るいは一部のビツトに情報をまず書き込まなけれ
ばならない。
読出しスピード評価をする前に、必ず第２図のス
テツプＡのごとく、FAMOSメモリの全ビツトあ
るいは一部のビツトに情報をまず書き込まなけれ
ばならない。
この情報の書き込み方は周知の通り、第１図の
ドレイン拡散領域８とコントロールゲートの多結
晶シリコン膜６に高アバランシエ電圧を印加し、
ドレイン〜ソース間で発生したホツトエレクトロ
ンをゲート酸化膜３を通してフローテイングゲー
トの多結晶シリコン膜５に蓄えればよい。
ドレイン拡散領域８とコントロールゲートの多結
晶シリコン膜６に高アバランシエ電圧を印加し、
ドレイン〜ソース間で発生したホツトエレクトロ
ンをゲート酸化膜３を通してフローテイングゲー
トの多結晶シリコン膜５に蓄えればよい。
第３図はこの書き込み方法を示す図であり、
20V程度の電源Ｅ１の正電圧をコントロールゲー
トとなる多結晶シリコン膜６に加え、シリコン基
板１とソース拡散領域７をアース電位にする。こ
の電源Ｅ１はホツトエレクトロンをフローテイン
グゲートに注入する電源である。
20V程度の電源Ｅ１の正電圧をコントロールゲー
トとなる多結晶シリコン膜６に加え、シリコン基
板１とソース拡散領域７をアース電位にする。こ
の電源Ｅ１はホツトエレクトロンをフローテイン
グゲートに注入する電源である。
また、ドレイン拡散領域８に15V程度の電源Ｅ
２の正電圧を加える。この電源Ｅ２はアバランシ
エ効果により、ホツトエレクトロンを発生させる
電圧である。
２の正電圧を加える。この電源Ｅ２はアバランシ
エ効果により、ホツトエレクトロンを発生させる
電圧である。
このような書込み方法では、書込み時に
FAMOSトランジスタのVTH（スレツシヨールド
電圧）が通常５〜20Vと高く、また、消去時には
このVTHは2V以下と低い。
FAMOSトランジスタのVTH（スレツシヨールド
電圧）が通常５〜20Vと高く、また、消去時には
このVTHは2V以下と低い。
このVTHが書込み時と消去時との間のVTHの範
囲（たとえば２〜5V）に入ると、メモリビツト
情報の「１」または「０」の読出しに際して誤動
作する。
囲（たとえば２〜5V）に入ると、メモリビツト
情報の「１」または「０」の読出しに際して誤動
作する。
ところで、従来、EPROMの高集積変化が進ん
だが、消去後FAMOSトランジスタのVTHの上昇
がしばしば発生し、製造歩留が低下した。
だが、消去後FAMOSトランジスタのVTHの上昇
がしばしば発生し、製造歩留が低下した。
ここで、説明を再び第２図に戻す。この第２図
において、上述のごとく、ステツプＡで書込み工
程が終了すると、今度はステツプＢにおいて、回
路機能試験や読出しスピード評価を行ない、さら
にステツプＣにおいて、良品のみをスクライブに
おいてチツプに切り出す。
において、上述のごとく、ステツプＡで書込み工
程が終了すると、今度はステツプＢにおいて、回
路機能試験や読出しスピード評価を行ない、さら
にステツプＣにおいて、良品のみをスクライブに
おいてチツプに切り出す。
この切り出されたチツプはステツプＤにおい
て、400〜450℃の温度でパツケージにダイスボン
ドし、さらにステツプＥにおいて、ワイヤボンド
を行なつた後、ステツプＦに移行し、パツケージ
表面に紫外線透過ガラスをシールし、ステツプＧ
で、このガラスをシールするために450〜500℃の
N2中に10分程度紫外線照射を行い、組立工程を
終了し、ステツプＨで出荷する。
て、400〜450℃の温度でパツケージにダイスボン
ドし、さらにステツプＥにおいて、ワイヤボンド
を行なつた後、ステツプＦに移行し、パツケージ
表面に紫外線透過ガラスをシールし、ステツプＧ
で、このガラスをシールするために450〜500℃の
N2中に10分程度紫外線照射を行い、組立工程を
終了し、ステツプＨで出荷する。
しかし、上述の従来工程で組み立てられた
EPROMは以下に述べるような欠点が有つた。
EPROMは以下に述べるような欠点が有つた。
すなわち、ダイスボンドやシールの際FAMOS
トランジスタはフローテイングゲートにエレクト
ロンが蓄えられたまま高温処理されるので、フロ
ーテイングゲートとコントロールゲート間、なら
びにフローテイングゲートと基板間に熱ストレス
と電界ストレスが同時に加わつたことになり、
FAMOSトランジスタの信頼性を著しく劣化させ
ていた。この信頼性の劣化は次のような試験で確
認されている。
トランジスタはフローテイングゲートにエレクト
ロンが蓄えられたまま高温処理されるので、フロ
ーテイングゲートとコントロールゲート間、なら
びにフローテイングゲートと基板間に熱ストレス
と電界ストレスが同時に加わつたことになり、
FAMOSトランジスタの信頼性を著しく劣化させ
ていた。この信頼性の劣化は次のような試験で確
認されている。
組立終了後の出荷する製品と同等のサンプルで
あるEPROMに紫外線（通常水銀ランプの波長
2537Å紫外線が用いられる）を照射して、フロー
テイングゲートからエレクトロンを消去した後、
200〜300℃の高温放置試験あるいは100〜200℃の
動作試験を行なうと、フローテイングゲートにエ
レクトロンが再び蓄積してしまい、FAMOSの
VTHが高くなる現象が第４図の特性ａで示すよう
に現われた。
あるEPROMに紫外線（通常水銀ランプの波長
2537Å紫外線が用いられる）を照射して、フロー
テイングゲートからエレクトロンを消去した後、
200〜300℃の高温放置試験あるいは100〜200℃の
動作試験を行なうと、フローテイングゲートにエ
レクトロンが再び蓄積してしまい、FAMOSの
VTHが高くなる現象が第４図の特性ａで示すよう
に現われた。
この第４図は各工程におけるFAMOSトランジ
スタのVTHの変化を従来およびこの発明とを比較
して示すものであり、横軸に各工程をとり、縦軸
にVTH(V)をとつて示すものである。
スタのVTHの変化を従来およびこの発明とを比較
して示すものであり、横軸に各工程をとり、縦軸
にVTH(V)をとつて示すものである。
この第４図の場合、VTHの測定法はVD＝5V、
IDS＝1μA、Vsub＝GNDとし、特性ａは従来工
程による場合であり、特性ｂは後述するこの発明
による場合を示している。
IDS＝1μA、Vsub＝GNDとし、特性ａは従来工
程による場合であり、特性ｂは後述するこの発明
による場合を示している。
一方、EPROMのメモリ機能としては、アクセ
スタイムの劣化という形で上記現象が現われてい
る。
スタイムの劣化という形で上記現象が現われてい
る。
（発明の目的）
この発明は、これらの欠点を解決するためにな
されたもので、プローピング終了後の組立工程に
おいて、高温の熱ストレスを受けても、FAMOS
トランジスタの信頼性は低下することがなく、
EPROM素子としての信頼性も非常に向上できる
不揮発性記憶装置の製造方法を提供することを目
的とする。
されたもので、プローピング終了後の組立工程に
おいて、高温の熱ストレスを受けても、FAMOS
トランジスタの信頼性は低下することがなく、
EPROM素子としての信頼性も非常に向上できる
不揮発性記憶装置の製造方法を提供することを目
的とする。
（発明の構成）
この発明の不揮発性記憶装置の製造方法は、
FAMOS型EPROMのウエハー製造プロセス終了
後のパツケージ工程において、熱処理前に
FAMOS型EPROMのチツプに紫外線を照射して
FAMOSトランジスタのフローテイングゲート中
の電荷を消去するようにしたものである。
FAMOS型EPROMのウエハー製造プロセス終了
後のパツケージ工程において、熱処理前に
FAMOS型EPROMのチツプに紫外線を照射して
FAMOSトランジスタのフローテイングゲート中
の電荷を消去するようにしたものである。
（実施例）
以下、この発明の不揮発性記憶装置の製造方法
の一実施例について図面に基づき説明する。ま
ず、第１図に示した公知のFAMOS型EPROMの
ウエハープロセス終了後、第５図に示すような工
程を行なう。
の一実施例について図面に基づき説明する。ま
ず、第１図に示した公知のFAMOS型EPROMの
ウエハープロセス終了後、第５図に示すような工
程を行なう。
まず、従来と同様な方法を用いて、第５図のス
テツプＡにおいて、FAMOSメモリの全ビツトあ
るいは一部のビツトに情報を書き込む。
テツプＡにおいて、FAMOSメモリの全ビツトあ
るいは一部のビツトに情報を書き込む。
この状態では、情報を書込まれたビツトに対応
するFAMOSトランジスタのフローテイングゲー
トにはエレクトロンが蓄積されている。
するFAMOSトランジスタのフローテイングゲー
トにはエレクトロンが蓄積されている。
次に、ステツプＢにおいて、回路機能試験や読
出しスピード評価などのプロービングテストを行
ない、その後ステツプＩにおいて、ウエハー基板
の表面を上にしてウエハ基板上数10cmの位置から
2537Åの波長の紫外線を基板全面に20〜40分照射
する。
出しスピード評価などのプロービングテストを行
ない、その後ステツプＩにおいて、ウエハー基板
の表面を上にしてウエハ基板上数10cmの位置から
2537Åの波長の紫外線を基板全面に20〜40分照射
する。
このステツプＩの工程により、フローテイング
ゲートのエレクトロンはコントロールゲートや基
板へ抜けてしまうので、この状態ではフローテイ
ングゲートにエレクトロンは蓄積されていない。
ゲートのエレクトロンはコントロールゲートや基
板へ抜けてしまうので、この状態ではフローテイ
ングゲートにエレクトロンは蓄積されていない。
この後は、従来と同様にステツプＣ〜ステツプ
Ｈの工程を経るものであり、スクライブ、ダイス
ボンド、ワイヤボンド、紫外線透過ガラスのシー
ルを行なう。すなわち、第５図では、第２図の各
ステツプに対応させて同一ステツプには第２図と
同一のアルフアベツトを付してその説明を省略す
る。
Ｈの工程を経るものであり、スクライブ、ダイス
ボンド、ワイヤボンド、紫外線透過ガラスのシー
ルを行なう。すなわち、第５図では、第２図の各
ステツプに対応させて同一ステツプには第２図と
同一のアルフアベツトを付してその説明を省略す
る。
ステツプＤのダイスボンドでは400〜450℃、ス
テツプＦのガラスシールでは450〜500℃という高
温の熱ストレスが加わるが、前述したようにフロ
ーテイングゲートには電荷がないので、電界スト
レスは殆んどゼロである。
テツプＦのガラスシールでは450〜500℃という高
温の熱ストレスが加わるが、前述したようにフロ
ーテイングゲートには電荷がないので、電界スト
レスは殆んどゼロである。
この方法を用いて組み立てたEPROMあるいは
FAMOSトランジスタに対して従来と同様な信頼
性試験、すなわち200〜300℃の高温放置試験ある
いは100〜200℃の動作試験を行なつても、アクセ
スタイムの劣化やFAMOSトランジスタのVTHの
上昇という現象は全く観察されていない。その一
例として第４図の特性ｂと従来の場合の特性ａと
の違いは歴然である。
FAMOSトランジスタに対して従来と同様な信頼
性試験、すなわち200〜300℃の高温放置試験ある
いは100〜200℃の動作試験を行なつても、アクセ
スタイムの劣化やFAMOSトランジスタのVTHの
上昇という現象は全く観察されていない。その一
例として第４図の特性ｂと従来の場合の特性ａと
の違いは歴然である。
以上説明したように、この発明の実施例では、
プロービングが終了した後、組立工程に入る前に
ウエハー基板表面に波長2537Åの紫外線を照射し
てフローテイングゲートのエレクトロンを消去し
ているので、その後、組立工程で高温の熱ストレ
スを受けてもFAMOSトランジスタの信頼性は劣
化することはない。
プロービングが終了した後、組立工程に入る前に
ウエハー基板表面に波長2537Åの紫外線を照射し
てフローテイングゲートのエレクトロンを消去し
ているので、その後、組立工程で高温の熱ストレ
スを受けてもFAMOSトランジスタの信頼性は劣
化することはない。
したがつて、EPROM素子としての信頼性も非
常に向上させることができるという利点がある。
常に向上させることができるという利点がある。
なお、照射する紫外線は通常波長2537Åの水銀
ランプが使用されるが、4.3eV（Ｎ型多結晶S1ゲ
ートの場合の価電子帯から電子を励起するに必要
なエネルギ）以上のエネルギを持つ紫外線であれ
ばよい。
ランプが使用されるが、4.3eV（Ｎ型多結晶S1ゲ
ートの場合の価電子帯から電子を励起するに必要
なエネルギ）以上のエネルギを持つ紫外線であれ
ばよい。
（発明の効果）
以上のように、この発明の不揮発性記憶装置の
製造方法によれば、プロービング後に紫外線を照
射してFAMOS型EPROMのフローテイングゲー
トにエレクトロンがない状態にしてから組立ての
熱ストレスを加えるようにしたので、FAMOSト
ランジスタの信頼性を大巾に向上させることがで
き、EPROM素子としての信頼性も非常に向上さ
せることができるという利点がある。したがつ
て、FAMOS型EPROM及びFAMOS型EPROM
を搭載したマイクロプロセツサ（LSI）の製造に
利用することができる。
製造方法によれば、プロービング後に紫外線を照
射してFAMOS型EPROMのフローテイングゲー
トにエレクトロンがない状態にしてから組立ての
熱ストレスを加えるようにしたので、FAMOSト
ランジスタの信頼性を大巾に向上させることがで
き、EPROM素子としての信頼性も非常に向上さ
せることができるという利点がある。したがつ
て、FAMOS型EPROM及びFAMOS型EPROM
を搭載したマイクロプロセツサ（LSI）の製造に
利用することができる。
第１図は一般的なFAMOS型EPROMのメモリ
セルトランジスタの断面図、第２図は第１図の
FAMOS型EPROMのメモリセルトランジスタの
パツケージ組立工程を示すフローチヤート、第３
図は第１図のFAMOS型EPROMのメモリセルト
ランジスタの書込み方法を示す図、第４図は
FAMOS型EPROMの従来およびこの発明のパツ
ケージ組立工程の各工程におけるFAMOS型
EPROMのメモリセルトランジスタのVTHの変化
を示す図、第５図はこの発明の不揮発性記憶装置
の製造方法の一実施例のパツケージ組立工程を示
すフローチヤートである。 １……シリコン基板、２……フイールド酸化
膜、３……ゲート酸化膜、４……層間酸化膜、５
……フローテイングゲートの多結晶シリコン膜、
６……コントロールゲートの多結晶シリコン膜、
７……ソース拡散領域、８……ドレイン拡散領
域。
セルトランジスタの断面図、第２図は第１図の
FAMOS型EPROMのメモリセルトランジスタの
パツケージ組立工程を示すフローチヤート、第３
図は第１図のFAMOS型EPROMのメモリセルト
ランジスタの書込み方法を示す図、第４図は
FAMOS型EPROMの従来およびこの発明のパツ
ケージ組立工程の各工程におけるFAMOS型
EPROMのメモリセルトランジスタのVTHの変化
を示す図、第５図はこの発明の不揮発性記憶装置
の製造方法の一実施例のパツケージ組立工程を示
すフローチヤートである。 １……シリコン基板、２……フイールド酸化
膜、３……ゲート酸化膜、４……層間酸化膜、５
……フローテイングゲートの多結晶シリコン膜、
６……コントロールゲートの多結晶シリコン膜、
７……ソース拡散領域、８……ドレイン拡散領
域。
Claims (1)
- 【特許請求の範囲】 １ ウエハプロセスを終了したFAMOS型
EPROMを含む半導体ウエハを準備する工程と、 前記FAMOS型EPROM内のメモリセルトラン
ジスタのフローテイングゲートに電子を注入して
プロービングテストを行う工程と、 そのプロービングテスト後、前記FAMOS型
EPROMに紫外線を所定の時間照射して、前記フ
ローテイングゲート内の電荷を消去する工程と、 その後、前記半導体ウエハをスクライブし、
FAMOS型EPROM ICチツプを形成する工程と、 その後、前記ICチツプをパツケージに実装す
る工程とを具備する不揮発性記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058688A JPS59184569A (ja) | 1983-04-05 | 1983-04-05 | 不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058688A JPS59184569A (ja) | 1983-04-05 | 1983-04-05 | 不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59184569A JPS59184569A (ja) | 1984-10-19 |
| JPH0534838B2 true JPH0534838B2 (ja) | 1993-05-25 |
Family
ID=13091484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058688A Granted JPS59184569A (ja) | 1983-04-05 | 1983-04-05 | 不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184569A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0848422B1 (en) * | 1996-12-16 | 2002-03-27 | STMicroelectronics S.r.l. | Process for the manufacture of floating-gate non-volatile memories |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136837A (en) * | 1974-09-25 | 1976-03-27 | Tokyo Shibaura Electric Co | Handotaikiokusochi no shorihoho |
| JPS5821368A (ja) * | 1981-07-29 | 1983-02-08 | Toshiba Corp | Ｅｐｒｏｍの製造方法 |
-
1983
- 1983-04-05 JP JP58058688A patent/JPS59184569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59184569A (ja) | 1984-10-19 |
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