JPH0543293B2 - - Google Patents
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- JPH0543293B2 JPH0543293B2 JP62012536A JP1253687A JPH0543293B2 JP H0543293 B2 JPH0543293 B2 JP H0543293B2 JP 62012536 A JP62012536 A JP 62012536A JP 1253687 A JP1253687 A JP 1253687A JP H0543293 B2 JPH0543293 B2 JP H0543293B2
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、特に
高周波用GaAs MES（Metal Semiconductor）
FETの製造に関するもので、サブミクロンデユ
アルゲートFETの製造に用いられるものである。
高周波用GaAs MES（Metal Semiconductor）
FETの製造に関するもので、サブミクロンデユ
アルゲートFETの製造に用いられるものである。
（従来の技術）
従来、高周波デバイスとしてよく知られている
GaAsデユアルゲートFETは、UHF帯などのミ
キサ等に用いられているが、これまでに用いられ
ているゲート電極形成方法は、フオトリソ．グラ
フイによるもので、ゲート長（＞1μｍ）であり、
また両ゲート間隔は数μｍであつた。
GaAsデユアルゲートFETは、UHF帯などのミ
キサ等に用いられているが、これまでに用いられ
ているゲート電極形成方法は、フオトリソ．グラ
フイによるもので、ゲート長（＞1μｍ）であり、
また両ゲート間隔は数μｍであつた。
（発明が解決しようとする問題点）
ところで現在まで、サブミクロンのゲート形成
方法は、単一ゲートについては沢山報告されてい
るが、デユアルゲートについてはほとんどない。
サブミクロンの領域はフオトリソグラフイでは限
界であり、またデユアルゲートであるために、ゲ
ート間のパターン分離も問題になつてくる。した
がつて現在のところはEB装置（電子ビーム露光
装置）を利用するしかないが、EB装置では、描
画に非常に時間がかかり、スループツトが悪い。
またEB装置を用いても、形成されるのはレジス
トのパターンであるため、ゲート電極形成にはさ
らにパターン変換差の問題も生じてくる。この様
にサブミクロンのデユアルゲートの形成に有効な
方法がなかつた。
方法は、単一ゲートについては沢山報告されてい
るが、デユアルゲートについてはほとんどない。
サブミクロンの領域はフオトリソグラフイでは限
界であり、またデユアルゲートであるために、ゲ
ート間のパターン分離も問題になつてくる。した
がつて現在のところはEB装置（電子ビーム露光
装置）を利用するしかないが、EB装置では、描
画に非常に時間がかかり、スループツトが悪い。
またEB装置を用いても、形成されるのはレジス
トのパターンであるため、ゲート電極形成にはさ
らにパターン変換差の問題も生じてくる。この様
にサブミクロンのデユアルゲートの形成に有効な
方法がなかつた。
そこで本発明は、従来と同様にフオトリソグラ
フイを用いて、スループツトを落とすことなく、
サブミクロンのデユアルゲートFETを簡便につ
くることができるようにしたものである。
フイを用いて、スループツトを落とすことなく、
サブミクロンのデユアルゲートFETを簡便につ
くることができるようにしたものである。
（問題点を解決するための手段と作用）
本発明は、半導体基板上に、高融点メタル、バ
リアメタルをこの順に積層させさ積層メタル膜を
設ける工程と、前記積層メタル膜上にマスクパタ
ーンとなるフオトレジストあるいは絶縁膜を形成
する工程と、前記マスクパターン及び積層メタル
膜上にAu膜を被着させる工程と、方向性エツチ
ングにより、前記マスクパターン上のAu膜を除
去すると共に前記マスクパターンの側壁にはデユ
アルゲート用Au膜を残存させて付着させておく
工程と、前記マスクパターンを除去する工程と、
残存したAu膜をマスクとして前記積層メタル膜
をエツチング除去することにより前記高融点メタ
ル、バリアメタル、Au膜の積層膜を前記半導体
基板上に設ける工程とを具備したことを特徴とす
る。
リアメタルをこの順に積層させさ積層メタル膜を
設ける工程と、前記積層メタル膜上にマスクパタ
ーンとなるフオトレジストあるいは絶縁膜を形成
する工程と、前記マスクパターン及び積層メタル
膜上にAu膜を被着させる工程と、方向性エツチ
ングにより、前記マスクパターン上のAu膜を除
去すると共に前記マスクパターンの側壁にはデユ
アルゲート用Au膜を残存させて付着させておく
工程と、前記マスクパターンを除去する工程と、
残存したAu膜をマスクとして前記積層メタル膜
をエツチング除去することにより前記高融点メタ
ル、バリアメタル、Au膜の積層膜を前記半導体
基板上に設ける工程とを具備したことを特徴とす
る。
すなわち本発明は、フオトリソグラフイで形成
可能なレジストあるいは絶縁膜のパターンの側壁
にAu膜を被着し、エツチングすることで、サブ
ミクロンのデユアルゲートを形成できるように
し、EB装置などを用いてサブミクロンレジスト
パターン形成を行う必要がないようにしたもので
ある。また高融点メタル、バリアメタル、Auの
積層メタル層を設けるため、サブミクロンデユア
ルゲート構成でありながら、シヨツトキー特性、
抵抗特性に優れたMESFETが得られるものであ
る。
可能なレジストあるいは絶縁膜のパターンの側壁
にAu膜を被着し、エツチングすることで、サブ
ミクロンのデユアルゲートを形成できるように
し、EB装置などを用いてサブミクロンレジスト
パターン形成を行う必要がないようにしたもので
ある。また高融点メタル、バリアメタル、Auの
積層メタル層を設けるため、サブミクロンデユア
ルゲート構成でありながら、シヨツトキー特性、
抵抗特性に優れたMESFETが得られるものであ
る。
（実施例）
以下図面により、本発明の実施例を説明する。
第１図は、同実施例にいたる前のデユアルゲート
MESFETを得る図である。第１図ａのように
GaAs基板１上に、レジストを積層させるフオト
グラフイによるか、あるいは絶縁膜２を例えば
5000オングストローム積層した後、フオトリソグ
ラフイを用いて絶縁膜２を開口し、しかるのちに
レジストを剥離して絶縁膜をパターニングする。
（スペース間隔1.5〜2μｍ）次に第１図ｂのように
レジストあるいは酸化膜２上に、ゲート金属膜３
をスパツタ装置を用いて堆積する（3000オングス
トローム）。ゲート金属膜３はFETのセルフアラ
イン形成に必要な高融点メタル（Ｗ、TiW、
WSi、WN、WSiNなど）を用いる。ここで、膜
２にレジストを用いた場合はメタル堆積中の温度
上昇のため、レジストがだれる可能性があり、メ
タル厚をあまり厚くできない。しかし次工程での
除去が容易である。また膜２に絶縁膜を用いた場
合、パターンだれは生じないが、除去が面倒であ
る。次にイオンミリングを用いて、ビームが垂直
に入射するようにエツチングする。この時ビーム
が垂直に入射するので、メタルは第１図ｃのよう
に45度方向に飛散し、膜２の側壁に再デポジシヨ
ンする。したがつて膜２にレジストを用いて、ゲ
ート金属膜３の膜厚が薄くても、第１図ｄのよう
にエツチングの段階で厚くすることができる。次
に第１図ｅのように、レジストあるいは酸化膜２
を除去し、サブミクロンのゲート３を形成するも
のである。
第１図は、同実施例にいたる前のデユアルゲート
MESFETを得る図である。第１図ａのように
GaAs基板１上に、レジストを積層させるフオト
グラフイによるか、あるいは絶縁膜２を例えば
5000オングストローム積層した後、フオトリソグ
ラフイを用いて絶縁膜２を開口し、しかるのちに
レジストを剥離して絶縁膜をパターニングする。
（スペース間隔1.5〜2μｍ）次に第１図ｂのように
レジストあるいは酸化膜２上に、ゲート金属膜３
をスパツタ装置を用いて堆積する（3000オングス
トローム）。ゲート金属膜３はFETのセルフアラ
イン形成に必要な高融点メタル（Ｗ、TiW、
WSi、WN、WSiNなど）を用いる。ここで、膜
２にレジストを用いた場合はメタル堆積中の温度
上昇のため、レジストがだれる可能性があり、メ
タル厚をあまり厚くできない。しかし次工程での
除去が容易である。また膜２に絶縁膜を用いた場
合、パターンだれは生じないが、除去が面倒であ
る。次にイオンミリングを用いて、ビームが垂直
に入射するようにエツチングする。この時ビーム
が垂直に入射するので、メタルは第１図ｃのよう
に45度方向に飛散し、膜２の側壁に再デポジシヨ
ンする。したがつて膜２にレジストを用いて、ゲ
ート金属膜３の膜厚が薄くても、第１図ｄのよう
にエツチングの段階で厚くすることができる。次
に第１図ｅのように、レジストあるいは酸化膜２
を除去し、サブミクロンのゲート３を形成するも
のである。
第２図は、第１図を発展させた本発明の一実施
例である。この第２図のごとくメタル積層ゲート
にする場合には（例えばWN／Mo／Au）、第２
図ａの如くGaAs基板１上にWN層４1、Mo層４2
を順次積層し、Mo層４2上にレジストパターン２
を形成し、前記第１図と同様のプロセスをふめ
ば、第２図ｃのごとくAuのマスク３ができるこ
とになる。次にこのAuをマスクにして反応性イ
オンエツチングを行うことで、下層のメタル４を
パターン転写でき、第２図ｄのごとく積層ゲート
電極の形成ができるものである。
例である。この第２図のごとくメタル積層ゲート
にする場合には（例えばWN／Mo／Au）、第２
図ａの如くGaAs基板１上にWN層４1、Mo層４2
を順次積層し、Mo層４2上にレジストパターン２
を形成し、前記第１図と同様のプロセスをふめ
ば、第２図ｃのごとくAuのマスク３ができるこ
とになる。次にこのAuをマスクにして反応性イ
オンエツチングを行うことで、下層のメタル４を
パターン転写でき、第２図ｄのごとく積層ゲート
電極の形成ができるものである。
ここでWN層４1は高融点メタル、Mo層４2は
バリアメタル、Au層３は低抵抗メタルとしての
機能を有している。特に上記高融点メタルは、工
程中などの高温度が加わつても、シヨツトキー特
性が変化せず、良質のシヨツトキー特性が得られ
ることにより、高周波の増幅度が劣化しないなど
の利点が得られる。
バリアメタル、Au層３は低抵抗メタルとしての
機能を有している。特に上記高融点メタルは、工
程中などの高温度が加わつても、シヨツトキー特
性が変化せず、良質のシヨツトキー特性が得られ
ることにより、高周波の増幅度が劣化しないなど
の利点が得られる。
［発明の効果］
以上説明したように本発明によれば、従来のフ
オトリソグラフイ技術を用いてサブミクロンのデ
ユアルゲートが形成でき、EB装置などを用いる
必要もないので、スループツトが上がる。またゲ
ートメタルAuを用いることで容易に積層ゲート
が形成できて、ゲート抵抗の低減化を図ることが
できる。また半導体上に高融点金属を用いること
で、高温度でシヨツトキー特性が変化しないよう
にできる。したがつて本発明によれば、サブミク
ロンデユアルゲートでありながら、優れたシヨツ
トキー特性、抵抗特性を有したMESFETが提供
できる。
オトリソグラフイ技術を用いてサブミクロンのデ
ユアルゲートが形成でき、EB装置などを用いる
必要もないので、スループツトが上がる。またゲ
ートメタルAuを用いることで容易に積層ゲート
が形成できて、ゲート抵抗の低減化を図ることが
できる。また半導体上に高融点金属を用いること
で、高温度でシヨツトキー特性が変化しないよう
にできる。したがつて本発明によれば、サブミク
ロンデユアルゲートでありながら、優れたシヨツ
トキー特性、抵抗特性を有したMESFETが提供
できる。
第１図は本発明に至る前のデユアルゲート製造
工程図、第２図は本発明の一実施例を示す工程図
である。 １……半絶縁性GaAs基板、２……フオトレジ
ストあるいは絶縁膜、３……Au層、４……積層
ゲートメタル。
工程図、第２図は本発明の一実施例を示す工程図
である。 １……半絶縁性GaAs基板、２……フオトレジ
ストあるいは絶縁膜、３……Au層、４……積層
ゲートメタル。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、高融点メタル、バリアメタ
ルをこの順に積層させた積層メタル膜を設ける工
程と、前記積層メタル膜上にマスクパターンとな
るフオトレジストあるいは絶縁膜を形成する工程
と、前記マスクパターン及び積層メタル膜上に
Au膜を被着させる工程と、方向性エツチングに
より、前記マスクパターン上のAu膜を除去する
と共に前記マスクパターンの側壁にはデユアルゲ
ート用Au膜を残存させて付着させておく工程と、
前記マスクパターンを除去する工程と、残存した
Au膜をマスクとして前記積層メタル膜をエツチ
ング除去することにより前記高融点メタル、バリ
アメタル、Au膜の積層膜を前記半導体基板上に
設ける工程とを具備したことを特徴とする半導体
装置の製造方法。 ２ 前記半導体基板はGaAsである特許請求の範
囲第１項に記載の半導体装置の製造方法。 ３ 前記半導体装置はサブミクロンデユアルゲー
トMESFETである特許請求の範囲第１項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253687A JPS63181476A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253687A JPS63181476A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181476A JPS63181476A (ja) | 1988-07-26 |
| JPH0543293B2 true JPH0543293B2 (ja) | 1993-07-01 |
Family
ID=11808051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253687A Granted JPS63181476A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7328756B2 (en) | 2004-01-16 | 2008-02-12 | Halliburton Energy Serivces, Inc. | Settable fluids comprising particle-size distribution-adjusting agents and methods of use |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137069A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS60143675A (ja) * | 1983-12-29 | 1985-07-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6196765A (ja) * | 1984-10-17 | 1986-05-15 | Toshiba Corp | 金属パタ−ン形成方法 |
| JPS61131563A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6292479A (ja) * | 1985-10-18 | 1987-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-01-23 JP JP1253687A patent/JPS63181476A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7328756B2 (en) | 2004-01-16 | 2008-02-12 | Halliburton Energy Serivces, Inc. | Settable fluids comprising particle-size distribution-adjusting agents and methods of use |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181476A (ja) | 1988-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |